[发明专利]实现串行接口全双工通信的主机芯片的电路结构

说明书

本发明涉及一种实现串行接口全双工通信的主机芯片的电路结构，其中，所述的电路通过经由双向时钟信号输入输出PAD口生成的输入时钟信号SCK_I对经由串行数据输入PAD口生成的外到内串行数据输入信号SDI_I进行解码，并使得通信时钟信号SCK的相位与串行数据输出PAD口输出的串行数据输出信号SDO的相位一致，以确保不会因双向PAD口延时造成的采样/移位出错的问题。采用该种结构的主机芯片具备信息传输准确率高、性能优越、成本低的特点，具备广泛的适应性。

技术领域

本发明涉及通信领域，尤其涉及串行接口同步传输领域，具体是指一种实现串行接口全双工通信的主机芯片的电路结构。

背景技术

串行通信作为计算机通信方式之一，主要起到主机或从机与外设之间数据传输的作用。串行通信具有传输线少、成本低的特点。

串行接口如要达到高速的传输速率和传输效率，多采用全双工、时钟同步的通信方式，并支持主、从模式工作。其芯片管脚上只占用串行数据线和同步时钟线，通过3个引脚与外部器件连接，3个引脚分别用于传输串行数据输入信号SDI、串行数据输出信号SDO及通信时钟信号SCK，有些情况下还需增加一个传输片选信号CS的引脚。

主机芯片的接口可为外部从器件提供通信时钟信号SCK；片选信号CS用于控制外部从器件的对应接口是否被选中。与通信时钟信号SCK同步的通信时序很简单，即在主机通信时钟信号SCK的控制下，两个双向移位数据线上的串行数据输入信号SDI、串行数据输出信号SDO进行同步数据交换，通信时钟信号SCK的上升沿对应数据采样、下降沿对应数据移位，或者是通信时钟信号SCK的上升沿对应数据移位、下降沿对应数据采样。主模式下通信时钟信号SCK由主机芯片自行产生并直接使用。

实际的芯片内部的逻辑电路需要通过芯片的PAD口与各个管脚相连接，其中，PAD口由金属块构成。由于芯片内部的逻辑电路需要通过芯片的PAD口与各个管脚相连接，故一些信号传输过程中会存在延时问题。现有全双工高速串行接口的设计中未考虑到通信接口输入/出到全双工高速串行接口中的双向PAD口延时问题，而在高频传输下(一般传输速度为纳秒级)，双向PAD口输入、输出延时不可忽略，特别是PAD口输出口延时长，容易导致采样数据线上串行输入数据信号SDI和移位数据线上串行输出数据信号SDO不同步，并与采样/移位用到的通信时钟信号SCK存在较大的相位差，这对双方接收器正确接收对方数据都存在巨大的挑战，结合图1、2所示，具体如下：

用户假想的通过PAD口与主机芯片连接的外引脚接口连接的信号应包括通信时钟信号SCK、串行数据输入信号SDI和串行数据输出信号SDO；但基于主机芯片的数字电路逻辑设计时的结构特点，即其上的PAD口带来的延时影响，实际上参与主机芯片工作的信号就包括了内部时钟信号SCK_O、输入时钟信号SCK_I、外到内串行数据输入信号SDI_I和内部串行数据输出信号SDO_O，下面对这些信号之间的关系以及带来的影响进行进一步地说明：

串行通信的通信时钟信号SCK由己方产生，现有技术中，所有信号均采用同步设计方式，但由于芯片的PAD口输入/输出延时通常达到纳秒级，对于高频传输通信时钟信号SCK达到几十兆的串行数据传输来说，芯片的PAD口延时不可忽略。

假设己方主机为非理想主机(即主机的双向PAD口存在输入/输出延时)，而对方从机为理想从机(即从机的双向PAD口无延时)。