[发明专利]半导体器件

说明书

本发明属于半导体器件技术领域，具体公开了一种半导体器件，包括：n型漏区；位于所述n型漏区之上的n型外延层；位于所述n型外延层内且远离所述n型漏区一侧的至少两个栅区；位于所述n型外延层内且位于相邻的所述栅区之间的n型源区；位于所述n型外延层内且介于所述栅区和所述n型漏区之间的多个p型柱。本发明的半导体器件在提高击穿电压的同时还可以降低导通电阻。

技术领域

本发明属于半导体器件技术领域，特别是涉及一种关于结型场效应晶体管的半导体器件。

背景技术

在功率应用中，JFET(Junction Field-Effect Transistor，结型场效应晶体管)器件是由p-n结栅极、源极和漏极构成的一种具有放大功能的三端有源器件，其工作原理就是通过栅极电压改变沟道的导电性来实现对输出电流的控制。图1是现有技术的一种JFET器件的剖面结构示意图，包括：n型半导体衬底10，位于n型半导体衬底10内的至少两个p型掺杂区13(图1中仅示例性的示出了两个p型掺杂区13)，p型掺杂区13与n型半导体衬底10之间形成p-n结栅极结构，p型掺杂区13通过栅极金属(图1中未示出)引出接栅极电压，n型半导体衬底10的两端分别设有n型漏区12和n型源区11，n型漏区12通过漏极金属(图1中未示出)引出接漏极电压，n型源区11通过源极金属(图1中未示出)引出接源极电压。现有技术的JFET器件通常是通过增大n型半导体衬底10的掺杂浓度来降低其导通电阻，但是n型半导体衬底10的掺杂浓度的增加会使得JFET器件的击穿电压降低。

发明内容

有鉴于此，本发明的目的是提供一种半导体器件，在降低导通电阻的同时还可以不降低其击穿电压。

为达到本发明的上述目的，本发明提供了一种半导体器件，包括：

n型漏区；

位于所述n型漏区之上的n型外延层；

位于所述n型外延层内且远离所述n型漏区一侧的至少两个栅区；

位于所述n型外延层内且位于相邻的所述栅区之间的n型源区；

位于所述n型外延层内且介于所述栅区和所述n型漏区之间的至少一个p型柱。

可选的，所述栅区包括p型掺杂区，所述p型掺杂区通过栅极金属外接栅极电压。

可选的，所述栅极金属凹陷在所述p型掺杂区内。

可选的，每个所述p型掺杂区下方均设置一个p型柱，所述p型柱通过对应的所述p型掺杂区外接栅极电压。

可选的，所述栅区还包括位于所述p型掺杂区两侧的栅沟槽，所述栅沟槽内设有栅介质层和栅极，所述栅极外接栅极电压。

可选的，所述p型掺杂区的横向宽度小于所述p型柱的横向宽度。

可选的，所述p型柱浮空设置。

可选的，所述p型柱的数量大于、等于或者小于所述栅区的数量。

本发明提供的半导体器件，在n型外延层内设置p型柱，p型柱与n型外延层之间形成电荷平衡，这样通过提高n型外延层的掺杂浓度来降低导通电阻时，可以通过电荷平衡结构来保证半导体器件的击穿电压不被降低。

附图说明

为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。

图1是现有技术的一种JFET器件的剖面结构示意图；

图2是本发明提供的一种半导体器件的第一个实施例的剖面结构示意图；

图3是本发明提供的一种半导体器件的第二个实施例的剖面结构示意图；

图4是本发明提供的一种半导体器件的第三个实施例的剖面结构示意图。