[发明专利]基于FPGA的最短路由实现方法

说明书

本发明公开一种基于FPGA的最短路由实现方法，通过遍历所有的拓扑信息的源交换机和拓扑信息的目的交换机的组合，对于每一组拓扑信息的源交换机和拓扑信息的目的交换机组合，分别执行最短路由算法来获取插入节点迭代后的邻接矩阵信息。本发明利用FPGA实现在高速网络环境下对SDN控制器的协调，同步网络拓扑，加快数据的传输，减少因对传输链路性能进行决策与配置而带来的对网络性能的影响。

技术领域

本发明涉及SDN(软件定义网络)技术领域，具体涉及一种基于FPGA的最短路由实现方法。

背景技术

随着网络规模的不断扩展和流量业务的迅速增长，使得传统网络结构及交换设备已无法满足当前网络数据传输及性能需求，新型的SDN网络结构应运而生。SDN实现了控制平面和数据平面的完全解耦，将束缚在转发设备内的控制功能抽象到上层，具有集中式控制和网络编程的特点。在面对复杂的网络时，由于单一SDN控制器无法满足网络需求，因此需要对复杂网络进行划分，并对每个划分区域配置一个SDN控制器，并采用多控制协同控制的方式对网络进行控制。然而，在多SDN控制器的网络中，如何选择路径帮助多SDN控制器之间的进行有效的通信是个棘手的问题。

发明内容

本发明所要解决的是复杂网络中多个SDN控制器之间控制协同以及数据转发效率的问题，提供一种基于FPGA的最短路由实现方法。

为解决上述问题，本发明是通过以下技术方案实现的：

基于FPGA的最短路由实现方法，包括步骤如下：

步骤S1：SDN控制器通过UDP协议将拓扑信息封装形成UDP拓扑数据，向上传输至FPGA；

步骤S2：FPGA接收各个SDN控制器发送的UDP拓扑数据，将其进行解封装后提取出拓扑信息，并统计拓扑信息交换机个数N；8位RAM_1写地址从1开始递增，逐条将拓扑信息的源交换机、目的交换机和权重写入至RAM_1；

步骤S3：初始化RAM_2，设置插入节点的初始值为1；

步骤S4：将RAM_1的数据提取到RAM_2中，即：

先以拓扑信息的源交换机作为RAM_1读地址高4位，拓扑信息的目的交换机作为RAM_1读地址低4位，从RAM_1中读取拓扑信息的源交换机、拓扑信息的目的交换机和权重；

再以拓扑信息的源交换机作为RAM_2写地址高4位，拓扑信息的目的交换机作为RAM_2写地址低4位，将权重和当前插入节点写入RAM_2；

步骤S5：遍历所有的拓扑信息的源交换机和拓扑信息的目的交换机的组合，对于每一组拓扑信息的源交换机和拓扑信息的目的交换机组合，分别执行如下操作来获取插入节点迭代后的邻接矩阵信息：

步骤S5.1：从RAM_2读取拓扑信息的源交换机到插入节点的权重weight_1，当前插入节点到拓扑信息的目的交换机的权重weight_2，以及拓扑信息的源交换机到拓扑信息的目的交换机的权重weight_3；其中：

以拓扑信息的源交换机为RAM_2读地址高4位，当前插入节点为RAM_2读地址低4位，从RAM_2中读取权重，并将其作为拓扑信息的源交换机到插入节点的权重weight_1；

以当前插入节点为RAM_2读地址高4位，拓扑信息的目的交换机为RAM_2读地址低4位，从RAM_2中读取权重，并将其作为当前插入节点到拓扑信息的目的交换机的权重weight_2；

以拓扑信息的源交换机为RAM_2读地址高4位，拓扑信息的目的交换机为RAM_2读地址低4位，从RAM_2中读取权重，并将其作为拓扑信息的源交换机到拓扑信息的目的交换机的权重weight_3；