[发明专利]应用于存储器件制备过程中的刻蚀方法

说明书

本申请公开了一种应用于存储器件制备过程中的刻蚀方法，包括：提供一衬底，衬底从下而上依次形成有耦合氧化层、浮栅多晶硅层、隔离层以及控制栅多晶硅层，控制栅多晶硅层上形成有硬掩模层，硬掩模层和控制栅多晶硅层的表面形成有氧化层，硬掩模层周侧的氧化层形成侧墙；通过ICP刻蚀设备依次对氧化层和控制栅多晶硅层进行刻蚀至隔离层暴露，去除硬掩模层之间的氧化层和控制栅多晶硅层，剩余的控制栅多晶硅层形成控制栅。本申请通过ICP设备依次对氧化层和控制栅多晶硅层进行刻蚀，通过调节刻蚀过程中的参数使氧化层形成的侧墙和控制栅的侧壁的连接处没有凸起结构，从而提高了器件的稳定性和制造良率。

技术领域

本申请涉及半导体制备技术领域，具体涉及一种应用于存储器件制备过程中的刻蚀方法。

背景技术

快闪存储器(nand-flash，以下简称“闪存”)是一种采用非易失性存储(non-volatile memory，NVM)技术的存储器，目前被广泛应用于智能手机、平板电脑、数码相机、通用串行总线闪存盘(universal serial bus flash disk，USB闪存盘，简称“U盘”)等具有存储功能的电子产品中。

闪存器件的栅极从下至上包括浮栅(floating gate，FG)和控制栅(controlgrid，CG)，栅极和衬底之间为耦合氧化层。相关技术中，在闪存器件的制备过程中，需要分别进行氧化物刻蚀和控制栅刻蚀。其中，氧化物刻蚀步骤在变压器耦合等离子体(transformer coupled plasma，TCP)刻蚀设备中进行以获得较为垂直的氧化层的侧壁形貌；控制栅刻蚀步骤在轰击能力比较弱，等离子体损伤比较小的电感耦合等离子体(inductively coupled plasma，ICP)刻蚀机中进行。

图1至图3示出了相关技术提供的闪存器件的制备过程中对氧化层和控制栅多晶硅层进行刻蚀的示意图。参考图1，衬底110上依次形成有耦合氧化(coupling oxide)层101、浮栅多晶硅层102、隔离层103以及控制栅多晶硅层104，控制栅多晶硅层104上形成有硬掩模层105，硬掩模层105和控制栅多晶硅层104的表面形成有氧化层106，硬掩模层105周侧的氧化层106形成侧墙(如图1中虚线所示)；参考图2，在TCP刻蚀设备中对氧化层106进行刻蚀，使控制栅多晶硅层104暴露；参考图3，在ICP刻蚀设备中对控制栅多晶硅层104进行刻蚀，使隔离层103暴露，形成控制栅。

如图3所示，由于相关技术中氧化层106和控制栅多晶硅层104的刻蚀分别在TCP设备和ICP设备中进行，从而在某些情况下氧化层106和控制栅多晶硅层104的刻蚀不均匀，使控制栅顶端形成“凸起结构(如图3中虚线所示)”，从而降低了器件的稳定性和制造良率。

发明内容

本申请提供了一种应用于存储器件制备过程中的刻蚀方法，可以解决相关技术中提供的存储器件制备过程中对氧化层和控制栅多晶硅层进行刻蚀所造成的刻蚀形貌较差所导致的器件稳定性较差，制造良率较低的问题。

一方面，本申请实施例提供了一种应用于存储器件制备过程中的刻蚀方法，包括：

提供一衬底，所述衬底从下而上依次形成有耦合氧化层、浮栅多晶硅层、隔离层以及控制栅多晶硅层，所述控制栅多晶硅层上形成有硬掩模层，所述硬掩模层和所述控制栅多晶硅层的表面形成有氧化层，所述硬掩模层周侧的氧化层形成侧墙；

通过ICP刻蚀设备依次对所述氧化层和控制栅多晶硅层进行刻蚀至所述隔离层暴露，去除所述硬掩模层之间的氧化层和控制栅多晶硅层，剩余的控制栅多晶硅层形成控制栅，通过调节刻蚀过程中的参数使所述侧墙和所述控制栅的侧壁的连接处没有凸起结构。

可选的，在通过所述ICP刻蚀设备依次对所述氧化层和控制栅多晶硅层进行刻蚀的过程中，通过调节所述ICP设备的偏置电压(bias voltage)，和/或，刻蚀反应气体使所述侧墙和所述控制栅的侧壁的连接处没有凸起结构。