[发明专利]层叠半导体器件和包括其的半导体系统

说明书

本发明公开了层叠半导体器件以及包括其的半导体系统。该层叠半导体器件包括多个半导体芯片，所述多个半导体芯片被层叠并经由多个穿通电极传送信号，其中所述半导体芯片中的至少一个包括：第一时钟发生电路，其适于通过根据用于指示高速测试操作和低速测试操作的操作信息信号对外部时钟进行分频或缓冲来产生第一测试时钟和第二测试时钟；第一锁存电路，其适于根据所述第一测试时钟和所述第二测试时钟来锁存测试控制信号，以产生第一锁存信号和第二锁存信号；以及输入信号控制电路，其适于通过根据所述第一测试时钟重新锁存所述第二锁存信号并根据所述第二测试时钟重新锁存所述第一锁存信号来产生第一内部控制信号和第二内部控制信号。

相关申请的交叉引用

本申请要求于2019年12月23日提交的韩国专利申请No.10-2019-0173206的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种实施例涉及半导体设计技术，并且更具体地，涉及支持直接访问模式的半导体器件。

背景技术

随着半导体技术的飞速进步，诸如封装体之类的半导体集成器件也需要具有更高的集成度和更高的性能。为此，当前的技术正在远离二维结构，在该二维结构中，通过使用导线或凸块将半导体芯片布置在印刷电路板(PCB)上的一个平面上。取而代之的是，出现了与垂直层叠多个半导体芯片的三维结构有关的新的多样化技术。

三维结构可以通过在其中垂直层叠多个半导体芯片的层叠半导体器件来实现。沿垂直方向层叠的半导体芯片通过穿通电极(例如穿通硅通孔(TSV))彼此电连接，并被安装在半导体封装基板上。

因此，需要测试操作来验证层叠半导体器件中的每个半导体芯片是否正常运行。

发明内容

本发明的实施例涉及一种能够与外部测试设备的操作速度无关地执行高速测试操作的层叠半导体器件以及包括该层叠半导体器件的半导体系统。

根据本发明的实施例，一种层叠半导体器件包括被层叠并经由多个穿通电极来传送信号的多个半导体芯片，其中，所述半导体芯片中的至少一个包括：第一时钟发生电路，其适于通过根据用于指示高速测试操作和低速测试操作的操作信息信号对外部时钟进行分频或缓冲来产生第一测试时钟和第二测试时钟；第一锁存电路，其适于根据所述第一测试时钟和第二测试时钟来锁存测试控制信号，以产生第一锁存信号和第二锁存信号；以及输入信号控制电路，其适于通过根据第一测试时钟重新锁存第二锁存信号以及根据第二测试时钟重新锁存第一锁存信号来产生第一内部控制信号和第二内部控制信号。

根据本发明的实施例，一种半导体系统包括：第一半导体器件，其适于在测试操作期间与外部时钟同步地提供测试控制信号；以及第二半导体器件，其适于基于外部时钟和测试控制信号来执行测试操作，其中，所述第二半导体器件包括：第一时钟发生电路，其适于通过在低速测试操作期间对外部时钟进行分频来产生第一测试时钟，以及通过在高速测试操作期间对外部时钟进行缓冲来产生第二测试时钟；第一锁存电路，其适于根据第一测试时钟和第二测试时钟来锁存测试控制信号，以产生第一锁存信号和第二锁存信号；以及输入信号控制电路，其适于通过根据第一测试时钟重新锁存第二锁存信号以及根据第二测试时钟重新锁存第一锁存信号来产生第一内部控制信号和第二内部控制信号。

根据本发明的实施例，一种用于使用由外部测试设备提供的外部时钟和与外部时钟同步的测试控制信号来测试层叠半导体器件的方法，该方法包括：在低速测试操作期间对外部时钟进行缓冲以产生第一测试时钟和第二测试时钟，或者在高速测试操作期间对外部时钟的频率进行分频以产生彼此具有相反相位的第一测试时钟和第二测试时钟；根据第一测试时钟来锁存测试控制信号以产生第一锁存信号；根据第二测试时钟来锁存测试控制信号以产生第二锁存信号；根据第一测试时钟来重新锁存第二锁存信号以产生第一内部控制信号；根据第二测试时钟来重新锁存第一锁存信号以产生第二内部控制信号；以及基于第一内部控制信号和第二内部控制信号来操作层叠半导体器件，以执行低速测试操作或高速测试操作。