[发明专利]自对准沟槽MOSFET接触件的系统和方法

说明书

本发明涉及自对准沟槽MOSFET接触件的系统和方法。实施例提供了包括半导体器件的系统和方法，该半导体器件通过在基板的表面上形成硬质掩膜柱、在每个硬质掩膜柱的第一侧面和每个硬质掩膜柱的第二侧面上形成牺牲间隔件而制成。可在相邻牺牲间隔件之间形成开口间隙。该半导体器件还可通过以下方式形成：蚀刻硬质掩膜柱以形成柱间隙，通过开口间隙和柱间隙将栅极沟槽蚀刻到基板中，在栅极沟槽内形成栅极电极，在牺牲间隔件下方的基板中植入沟道和源极，围绕牺牲间隔件形成绝缘体层，在基板内蚀刻牺牲间隔件以形成接触沟槽，以及用导电材料填充接触沟槽以形成接触件。

背景技术

对于沟槽MOSFET器件，减小沟道区的电阻(即，R_ON)允许更多的电流行进通过开关。降低半导体电路的器件间距是实现较低R_ON的一种方式。减小器件间距的一种方式是使用将器件在基板上彼此靠近定位的光刻工艺。对于电流沟槽MOSFET制造工艺，光刻能力限于约200nm或300nm的最小器件间距。例如，KrF扫描仪具有最小约300nm的器件间距，并且ArF扫描仪具有最小约200nm的器件间距。将器件间距降低到超出最小光刻能力需要附加的技术。

附图说明

参考以下附图来描述实施方案。在所有幅附图中，使用相同的附图标记用于指代类似的特征和部件。附图中所示的特征未必是按比例示出的。实施方案的某些特征可能按比例上放大或者在一定程度上以示意性的形式示出的，并且出于清楚和简洁的目得的，可能未示出元件的一些细节。

图1是半导体器件的一个实施方案的制造方法的流程图；

图2-5是在制造方法期间半导体器件的一个实施方案的横截面侧视图；

图6是半导体器件的实施方案的横截面顶视图；

图7-14是在制造方法期间半导体器件的实施方案的横截面侧视图；

图15是半导体器件的实施方案的横截面顶视图；

图16是半导体器件的第二实施方案的可能制造方法的流程图；并且

图17-20是在制造方法期间半导体器件的第二实施方案的横截面侧视图。

具体实施方式

本文所公开的实施方案包括在半导体器件的制造期间使用间隔件来减小器件间距而不改变光刻工艺。具体地讲，实施方案可包括在硬质掩膜组件(例如硬质掩膜柱)的任一侧上形成牺牲间隔件，然后在制造方法中稍后移除牺牲间隔件以形成接触沟槽和接触件。这些所得接触件与栅极沟槽对准，器件间距为光刻极限的约一半，由于本文所述的自对准双图案化方案，器件具有宽度与较小Si台面的较高的主体/源极比。如本文所用，“自对准”是指接触件和电极被形成为彼此对准，而不对每个接触件或电极进行光刻工艺。

图1是半导体器件100的一个实施方案的制造方法1000的流程图。

图2是制造方法期间半导体器件100的一个实施方案的横截面侧视图。半导体器件100在基板102上制造，该基板可包括多种材料，诸如硅、锗、砷化镓等。

在方法1000的示例性实施方案中，在阶段1020处，半导体器件100包括已在基板102上形成的硬质掩膜柱106。硬质掩膜柱106可通过若干方法形成，诸如在基板102上沉积或生长均匀的硬质掩膜材料层，然后图案化该层，然后蚀刻图案，使得仅硬质掩膜的某些区域(例如硬质掩膜柱106)保留在基板102上。还可在硬质掩膜材料沉积或生长在基板102上之前施加光刻图案，使得硬质掩膜材料沉积在图案的某些区域中，而其他区域(即，由光刻光致抗蚀剂覆盖的区域)在第一位置中不接收硬质掩膜材料。用于蚀刻硬质掩膜/硬质掩膜柱106的光刻可包括KrF扫描仪光刻处理，ArF扫描仪光刻处理等。