[发明专利]一种数字电路局部时钟网络SPICE网表的生成方法

说明书

一种数字电路局部时钟网络SPICE网表的生成方法，包括以下步骤：1）从根节点到指定叶节点进行遍历，标记该路径上的节点为合法节点；2）回溯非指定叶节点至所述合法节点的子节点，并移除冗余节点；3）处理寄生参数信息，将与待移除节点的耦合电容转化为对地电容。本发明的数字电路局部时钟网络SPICE网表的生成方法，大大提升了仿真精度以及缩短了仿真时间，极大地提高了对时钟结构极其复杂的芯片做SPICE仿真的可行性。

技术领域

本发明涉及EDA设计技术领域，特别是涉及一种数字电路局部时钟网络SPICE网表的生成方法。

背景技术

在数字电路设计中，时钟网络的时序质量如延时偏差、各个节点信号占空比等对后期整个设计的时序收敛有很重要的影响。数字电路设计的后端流程首先对时钟树进行综合，之后整体做布局布线进而进行时序优化和检查。时钟树综合阶段通常对逻辑门级数，总的延时以及延时偏差进行约束，布局布线工具在设定的约束下完成时钟树的综合工作，然后进行下一步的布局布线工作。但在时钟树综合阶段，一般来说不会使用STA（静态时序分析）工具检查时序，因为数据路径上尚未完成布局布线以及只有部分寄生参数信息，所以仅通过布局布线工具难以准确评估时钟网络的时序质量。

针对上述情况，使用SPICE进行仿真是一种比较合适的方案。在实际设计中，整个芯片的时钟结构是极其复杂的，全部进行SPICE仿真并不现实。通常会选出来一部分时钟电路结构进行仿真和分析。这部分电路可以是一个时钟的mesh结构或者一个树结构，其中不包含复杂的逻辑单元如异或门和分频器件，但是可以有时钟门控单元、多路选择器和其它时序逻辑可以确定的组合单元如与门，或门等。

通过设计网表（.v）的连接关系以及标准单元库文件中相应管脚的时序边关系可以提取出具有时序传递关系的连接图， 再结合寄生参数信息文件产生出SPICE网表进行仿真。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种数字电路局部时钟网络SPICE网表的生成方法，能够在仿真精度和仿真时间方面都有比较好的表现，极大地提高了用来做SPICE仿真的可行性。

为实现上述目的，本发明提供的一种数字电路局部时钟网络SPICE网表的生成方法，包括以下步骤：

1）从根节点到指定叶节点进行遍历，标记该路径上的节点为合法节点；

2）回溯非指定叶节点至所述合法节点的子节点，并移除冗余节点；

3）处理寄生参数信息，将移除节点的耦合电容转化为对地电容。

进一步地，在所述步骤1）之前，还包括，

读入设计文件，根据时序信息和所述设计文件的连接关系建立时序连接图；

深度遍历所述连接图得到所述根节点到所有叶节点的路径。

进一步地，所述设计文件包括网表.v，标准单元时序库文件.lib，寄生参数文件.spef。

进一步地，所述步骤2）进一步包括，保留回溯过程中与所述合法节点相连接的一级冗余节点的信息。

更进一步地，包括，当电路中存在多路选择器或门控时钟单元时，将其控制管脚设为正确的偏置值。

为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序运行时执行如上文所述的数字电路局部时钟网络SPICE网表的生成方法步骤。

为实现上述目的，本发明还提供一种数字电路局部时钟网络SPICE网表的生成设备，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行如上文所述的数字电路局部时钟网络SPICE网表的生成方法步骤。

本发明的一种数字电路局部时钟网络SPICE网表的生成方法，具有以下有益效果：