[发明专利]集成电路的封装件及其形成方法有效

专利信息
申请号: 202010397863.2 申请日: 2020-05-12
公开(公告)号: CN111952251B 公开(公告)日: 2022-09-20
发明(设计)人: 吴志伟;郭立中;王卜;施应庆;卢思维;叶宫辰 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L21/98 分类号: H01L21/98;H01L25/16;H01L21/56;H01L23/31
代理公司: 北京德恒律治知识产权代理有限公司 11409 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 台湾;71
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摘要:
搜索关键词: 集成电路 封装 及其 形成 方法
【说明书】:

本申请的实施例提供了集成电路的封装件以及形成封装件的方法,方法包括:将第二封装元件接合至第一封装元件,将第三封装元件接合至第一封装元件,将伪管芯附接至第一封装元件,将第二封装元件、第三封装元件和伪管芯包封在密封剂中,并且执行平坦化工艺以使第二封装元件的顶面与密封剂的顶面齐平。在平坦化工艺之后,密封剂的上部与伪管芯重叠。锯切穿过伪管芯以将伪管芯分离为第一伪管芯部分和第二伪管芯部分。密封剂的上部被锯切穿过。

技术领域

本申请的实施例涉及集成电路的封装件及其形成方法。

背景技术

自集成电路(IC)的发展以来,由于各种电子元件(即晶体管、二极管、电阻器、电容器等)的集成密度的不断改进,半导体行业经历了持续快速的增长。大部分情况下,集成密度的提高来自最小部件尺寸的不断减小,这使得更多的元件可以集成到给定区域中。

因为集成的元件所占据的区域基本上在半导体晶圆的表面上,所以这些集成改进基本上本质是二维(2D)。集成电路的增加的密度和相应的面积减小通常已经超过了将集成电路芯片直接接合到衬底上的能力。中介层已用于将焊球的接触区域从芯片的接触区域重分布到中介层的较大区域。此外,中介层已经允许包括多个芯片的三维(3D)封装件。还开发了其他封装件包以并入3D方面。

发明内容

根据本发明的一方面,提供了一种形成封装件的方法,包括:将第二封装元件接合至第一封装元件;将第三封装元件接合至第一封装元件;将伪管芯附接至第一封装元件;将第二封装元件、第三封装元件和伪管芯包封在密封剂中;执行平坦化工艺以使第二封装元件的顶面与密封剂的顶面齐平,其中,在平坦化工艺之后,密封剂的上部与伪管芯重叠;以及锯切穿过伪管芯以将伪管芯分离为第一伪管芯部分和第二伪管芯部分,其中,密封剂的上部被锯切穿过。

根据本发明的另一方面,提供了一种形成封装件的方法,包括:将第一封装元件接合至第二封装元件,其中,第一封装元件包括器件管芯;将伪管芯附接至第二封装元件,其中,伪管芯包括凹槽;将第一封装元件和伪管芯包封在密封剂中,其中,密封剂包括填充凹槽的部分;以及使用刀片执行分割工艺以形成封装件,其中,封装件包括第一封装元件、第二封装元件的部分和伪管芯的部分,并且其中,刀片切割穿过位于凹槽中的密封剂的部分。

根据本发明的又一方面,提供了一种集成电路的封装件,封装件包括:第一封装元件;第二封装元件,位于第一封装元件上方并接合至第一封装元件;伪管芯,位于第一封装元件上方并且附接至第一封装元件,其中,伪管芯有第一顶表面和低于第一顶表面的第二顶表面;以及密封剂,将伪管芯包封在密封剂中,其中,密封剂包括与伪管芯的第二顶面重叠的第一部分,并且通过密封剂暴露伪管芯的第一顶面。

附图说明

当结合附图进行阅读时,根据下面详细的描述可以最好地理解本发明的各个实施例。应该注意,根据工业中的标准实践,各种部件没有被按比例绘制。实际上,为了清楚的讨论,各种部件的尺寸可以被任意增加或减少。

图1至图5、图6A、图6B、图6C、图6D、图6E、图6F和图7至图14是根据一些实施例的形成封装件结构的示例工艺中的截面图和平面图。

图15至图19是根据一些实施例的形成封装件结构的示例工艺中的截面图和平面图。

图20A至图20F示出了根据一些实施例的封装件结构的平面图。

图21A至图21F示出了根据一些实施例的封装件结构的平面图。

图22A至图22D示出了根据一些实施例的封装件结构的平面图。

图23示出了根据一些实施例的用于形成封装件结构的工艺流程。

具体实施方式

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