[发明专利]基于单条进位链的直接比较型FPGA-ADC装置

权利要求书

1.一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：包括

时钟发生器，由系统时钟驱动，用于产生模数采样时钟和时间测量采样时钟；

低通滤波电路，用于将时钟发生器产生的模数采样时钟进行低通滤波；

比较器，用于将低通滤波后的信号与输入的模拟信号进行比较，得到待测脉冲信号；

标定信号发生器，用于在系统初始化时，通过与系统时钟非同源时钟驱动产生大量待测脉冲信号并进行细时间测量；

进位链时间测量模块，包含多个进位单元，每个进位单元包含多个抽头，通过时间测量采样时钟锁存抽头电平，各抽头不同的电平状态代表待测脉冲到达的时间信息；

细时间编码电路，待测脉冲前后沿在不同时刻进位链抽头上的状态不同，通过细时间编码电路对各抽头状态进行编码得到待测脉冲信号前后沿的细时间戳信息；

粗时间计数器，用于计算得到待测脉冲前后沿的粗时间戳信息，获得较大的脉宽测量动态范围；

脉冲宽度计算电路，用于将得到的前后沿时间做差，得到所测脉冲信号的宽度。

2.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：还包括非线性修正电路，系统初始化时，标定信号发生器通过与系统时钟非同源时钟驱动产生大量待测脉冲信号并进行细时间测量，非线性修正电路根据统计各细时间的数量计算修正系数，并将修正系数作为查找表LUT存放于FPGA芯片内部的随机存储器RAM中。

3.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：每个抽头对应一个触发器单元，进位链的抽头使用各自的触发器链锁存得到抽头状态电平。

4.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：待测脉冲在进位链上的延迟大于时间测量采样周期。

5.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：其中待测脉冲的宽度可近似与输入模拟信号的幅度成正比，测量待测脉冲脉宽完成模数变换。

6.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：每个进位链单元包括四个抽头，其中两个抽头标记待测脉冲前沿时间信息，另外两个抽头标记待测脉冲后沿时间信息，实现同时测量脉冲信号的前后沿时间信息，进而得到脉冲宽度信息。

7.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：所述低通滤波电路由FPGA片外串接电阻R和管脚寄生电容Cp组成，用于将模数采样时钟进行低通滤波，得到的类三角波信号。

8.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：还包括打包逻辑，待测脉冲前后沿的粗时间戳信息，通过打包逻辑对粗细时间戳进行合并获得待测信号前后沿的时间信息；其中后沿时间减去前沿时间即可得到脉冲信号宽度。

9.如权利要求1所述的一种基于单条进位链的直接比较型FPGA-ADC装置，其特征在于：所述比较器是由FPGA内部IBUFDS资源组成。