[发明专利]一种双测时模式TDC芯片设计制造

权利要求书

1.双测时模式TDC芯片设计制造，其特征在于，基于两种工作模式完成电路设计，低功耗模式下，设计抽头延迟线测时电路；高精度模式下，设计并行斐不拉基延迟线测时电路：

抽头延迟线测时电路，针对某一时间间隔ΔT进行测量，主体电路为延迟链，延迟链由若干个延时单元级联而成，各延时单元输出端接入D触发器；信号start输入延迟链并稳定传送，当stop信号到来时完成采样并记录信号start通过延时单元的数目；

并行斐不拉基延迟线测时电路，该并行斐不拉基延迟线测时电路包含四条延迟链，信号start输入延迟链并稳定传送，当stop信号到来时完成采样，记录信号start在每条延迟链中，通过的延时单元数目。

2.根据权利要求1所述双测时模式TDC芯片设计制造，其特征在于，抽头延迟线测时电路，针对某一时间间隔ΔT进行测量，根据公式ΔT＝n*τ+Δτ(Δτ＜τ)获得，τ为延时单元的延时时间，Δτ为测时误差，n为stop信号到来时完成采样并记录信号start通过延时单元的数目。

3.根据权利要求1所述双测时模式TDC芯片设计制造，其特征在于，并行斐不拉基延迟线测时电路中，每条延迟链包含四种延时单元，每条链的延时单元采用斐不拉基构建方案。

4.根据权利要求2所述双测时模式TDC芯片设计制造，其特征在于，并行斐不拉基延迟线测时电路中，延时单元由两个反相器级联而成，由集总电路模型分析各单元延时，通过控制反相器中NMOS和PMOS的宽长比来控制延时单元的延时时间。

5.根据权利要求1所述双测时模式TDC芯片设计制造，其特征在于，基于抽头延迟线测时电路，构造17行s列的矩阵M和M_θ，基于参数A_T完成电路性能评估。基于并行斐不拉基延迟线测时电路，依次构造F₁，F₂，F₃，F₄，F_T1，F_T2，F_T3，F_T4，基于参数B_T评估电路性能并完成良品筛选。

6.根据权利要求5所述双测时模式TDC芯片设计制造，其特征在于，抽头延迟线测时电路中，温度分析范围为5℃～85℃，以5℃为间隔，依次测试17组数据；根据理想情况下，延迟链所有单元表现为固定值θ的延时时间，构造17行s列的矩阵M_θ，s为延迟链中延时单元的总数；根据实际情况下，抽头延迟线电路与并行斐不拉基延迟线测时电路中，各延时单元随温度变化的延时时间的值，构造17行s列矩阵M，采用矩阵F范数完成电路性能评估；

在并行斐不拉基延迟线测时电路中，温度分析范围为5℃～85℃，以5℃为间隔，依次测试17组数据；根据理想情况下，四条延迟链中的各延时单元的固定的延时时间，依次构造四个17行t列矩阵F₁，F₂，F₃，F₄；根据实际情况中，温度对各延时单元的随温度变化的延时时间，依次构造四个17行t列矩阵F_T1，F_T2，F_T3，F_T4，采用矩阵F范数完成电路性能评估；

基于参数A_T和参数B_T来评估电路性能，两项参数皆合格时，TDC芯片属于良品芯片。