[发明专利]一种双测时模式TDC芯片设计制造

说明书

本发明公开一种双测时模式TDC芯片设计与制造，低功耗模式下，采用抽头延迟线测时电路完成测量，该电路的主体为延迟链，测时结构简单。高精度测量模式下，采用并行斐不拉基延迟线测时电路，该电路由四条延迟链并行构建，各延迟链包含四种不同延时单元，采用斐不拉基构建方案，延时单元由反相器级联而成，通过调整各单元中晶体管的宽长比来调整延时时间。温度对TDC芯片的影响不可忽视，基于前者电路，构造17行s列的矩阵M和M_θ，基于参数A_T完成电路性能评估。基于后者电路，依次构造F₁，F₂，F₃，F₄，F_T1，F_T2，F_T3，F_T4，基于参数B_T评估电路性能并完成良品筛选。

技术领域

本发明涉及高精度时间测量技术领域，特别是涉及一种双测时模式TDC芯片设计制造。

背景技术

TDC(Time to digital converter)即时间数字转换电路。作为高精度时间测量电路，该技术广泛用于激光测距、激光三维成像、天文实验、高能物理粒子实验、正电子发射断层扫描(PET)成像等领域。TDC电路的分辨率、RMS精度、DNL/INL、功耗等性能指标直接影响着这些应用的效能。

常规TDC电路的测量方案包括计数器直接计数测量、电流积分测量、时间放大测量、游标测量、时间内插测量等等。TDC电路的性能指标也容易受温度、电压和工艺水平的影响。针对多通道TDC电路，需设计有效方案降低功耗，总结说来，TDC根据实现方案，分为模拟电路结构和数字电路结构。模拟TDC电路借助电容的充放电实现时间放大，例如时间间隔扩展法和时间幅度转换法，但是该方法存在非线性问题和大规模集成问题。数字型TDC基于延时单元链，可采用游标法、多相位时钟等方法实现高分辨率。

目前，德国ACAM公司设计的TDC-GP系列芯片具有高分辨率和优良的DNL/INL性能指标，但存在测量范围的局限性。该系列芯片采用抽头延迟链架构。TDC-GP21和TDC-GP22芯片的单通道测量分辨率为90ps，双精度模式45ps，四精度模式22ps，环境温度为-40℃～85℃。

TDC电路根据设计方案，分为基于FPGA和ASIC两种设计方案。基于FPGA设计TDC的技术优点包括可进行反复编程、规避开发风险、开发周期短和成本低廉。设计人员可基于FPGA内部大量的编程逻辑单元和布线资源搭建电路系统，但该方案实现的TDC电路分辨率不高、DNL/INL数值过大，测量数据易受温度和电压的影响。定制ASIC芯片不仅能实现极高的测量分辨率，而且DNL/INL数值低，线性度良好，但该方案开发周期长、成本昂贵且具有较高的开发风险，利用这种测量方法能够达到的测量精度可优于10ps。

发明内容

本发明的目的是针对现有技术中的缺陷，而提供一种双测时模式TDC芯片设计制造，用以精密测量信号start与信号stop之间时间间隔ΔT，所述的TDC芯片包含抽头延迟线测时电路和并行斐不拉基延迟线测时电路，基于矩阵F范数完成电路性能评估。

为实现本发明的目的所采用的技术方案是：

一种双测时模式TDC芯片设计制造，于两种工作模式完成电路设计，低功耗模式下，设计抽头延迟线测时电路；高精度模式下，设计并行斐不拉基延迟线测时电路：

抽头延迟线测时电路中，针对某一时间间隔ΔT进行测量，主体电路为延迟链，延迟链由若干个延时单元级联而成，各延时单元输出端接入D触发器；信号start输入延迟链并稳定传送，当stop信号到来时完成采样并记录信号start通过延时单元的数目n；τ为延时单元的延时时间，Δτ为测时误差，即有

ΔT＝n*τ+Δτ(Δτ＜τ)