[发明专利]一种高压功率半导体器件复合终端

说明书

本发明涉及一种高压功率半导体器件复合终端，包括：元胞结构和位于所述元胞结构边缘的终端结构，所述终端结构包括多个沟槽结构和多个半导体层(9)，所述沟槽结构底部具有场限环结构，所述多个半导体层(9)相间设置于所述沟槽结构间，所述元胞结构包括沟槽栅结构，所述沟槽栅结构位于所述多个沟槽结构的一侧，所述沟槽栅结构与所述沟槽结构通过同步工艺制作，本发明有效解决了传统浮空场限环终端结构长时间的热推结过程造成的芯片翘曲，从而使得芯片制造简单，制造成本低。

技术领域

本发明属于功率半导体技术领域，具体涉及一种高压功率半导体器件复合终端。

背景技术

对高压功率半导体器件而言，在其处于阻断状态时需要承受高的耐压。然而，在器件元胞区域的边缘处由于存在曲率效应使电场在边缘处集中导致器件提前击穿，从而使得器件实际的耐压远远小于其理论设计值。为了解决上述曲率效应所带来的问题提高器件的击穿电压，业界开展了结终端技术的研究，多种结终端结构相继被提出。如图1所示的现有技术中传统浮空场限环终端结构示意图，该结构利用阻断时浮空场限环引入的附加电荷产生与主结方向相反的电场，削弱了主结的电场强度从而提高了器件的击穿电压。

然而，在高压应用中为了承受更高的电压，浮空场限环终端结构需要把结深做深，这导致了较长的热推结时间，长时间的热推结过程容易造成芯片的翘曲，从而使得芯片制造困难，并且长时间的热推结过程也使得制造成本增加。同时长时间的热推结过程也使得场限环的环宽不断增加，由于场限环浓度很高，在器件阻断时不完全耗尽，这减小了终端单位长度的耐压，导致终端的效率不断降低。此外，对于传统的浮空场限环结构由于场限环之间的表面区域为均匀掺杂的漂移区，漂移区的电场不够优化，单位长度的耐压不高，这进一步降低了高压器件的终端效率。

发明内容

为了解决现有技术中所存在的传统浮空场限环终端结构长时间的热推结过程造成的芯片翘曲，使得芯片制造困难，制造成本增加的技术问题，本发明提供一种高压功率半导体器件复合终端，包括：元胞结构和位于所述元胞结构边缘的终端结构；

所述终端结构包括多个沟槽结构和多个半导体层(9)；所述沟槽结构底部具有场限环结构；所述多个半导体层(9)相间设置于所述沟槽结构间；

所述元胞结构包括沟槽栅结构，所述沟槽栅结构位于所述多个沟槽结构的一侧，所述沟槽栅结构与所述沟槽结构通过同步工艺制作。

优选的，所述沟槽结构包括第一沟槽结构和第二沟槽结构；

所述第二沟槽结构位于所述终端结构内；所述第一沟槽结构位于所述元胞结构和终端结构之间；

所述第一沟槽结构和第二沟槽结构均包括：介质层(7)和多晶硅，所述多晶硅镶嵌于所述介质层(7)内。

优选的，位于所述第一沟槽结构内的介质层(7)和多晶硅为多个；

所述第二沟槽结构为多个，且每个沟槽都具有介质层(7)和多晶硅。

优选的，每个所述沟槽结构间设有半导体层(9)或多个所述沟槽结构间设有半导体层(9)；

所述半导体层(9)的一侧与所述沟槽结构连接或所述半导体层(9)的两侧均与相邻的沟槽结构连接。

优选的，所述场限环结构包括场限环(15)；所述场限环(15)位于所述第一沟槽结构和第二沟槽结构下端。

优选的，所述多晶硅与所述半导体层(9)短接。

优选的，所述终端结构还包括截止环(16)，所述截止环(16)位于所述沟槽栅结构相对的一侧。

优选的，所述多个沟槽结构和所述沟槽栅结构的沟槽深度相同。

优选的，所述多个沟槽结构之间的间距相等或不相等。