[发明专利]一种芯片物理防护电路及方法

权利要求书

1.一种芯片物理防护电路，其特征在于，包括N个移位寄存器、N个反向器、N个异或门、N个异或非门、M个与门和总锁存器，其中，

前一个移位寄存器的Q端与下一个移位寄存器的D端连接，N个移位寄存器形成串联结构，排在首位的移位寄存器的D端输入数据；每个移位寄存器的Q端均连接一个反向器和一条顶层金属网线；每个异或门的输入连接反向器的输出和一条顶层金属网线的输出，异或门的输出连接与门的输入；每个异或非门的输入连接一条顶层金属网线的输出、反向器的输出和芯片关键工作信号，记为Ksig_i[i]，i＝0～N-1，异或非门的输出记为Ksig_o[i]，i＝0～N-1；所述与门将N个异或门的输出相与后输入所述总锁存器的D端，记为Check_D，总锁存器的Q端记为Check_Q。

2.根据权利要求1所述的一种芯片物理防护电路，其特征在于，输入不同异或门的顶层金属网线处于不同级电路。

3.根据权利要求1所述的一种芯片物理防护电路，其特征在于，所述顶层金属网线为乱序布线。

4.根据权利要求1所述的一种芯片物理防护电路，其特征在于，所述与门的输出与总锁存器的D端采用底层金属连线。

5.根据权利要求1所述的一种芯片物理防护电路，其特征在于，所述异或非门的输入和输出金属连线均采用底层金属连线。

6.根据权利要求1所述的一种芯片物理防护电路，其特征在于，所述顶层金属网线正常工作时，Check_D为“1”，Check_Q为“1”；顶层金属网线异常时，Check_D为“0”，Check_Q为“0”。

7.一种芯片物理防护方法，采用权利要求1-6之一所述芯片物理防护电路，其特征在于，包括以下步骤：

S10，芯片的MCU内核产生N位随机数，作为第一个移位锁存器的D端输入，芯片关键工作信号Ksig_i[i]输入异或非门；

S20，经过若干个时钟，读取异或非门的输出Ksig_o[i]；

S30，Ksig_i[i]＝＝Ksig_o[i]？

S40，否，则芯片被破坏，进行异常处理；

S31，是，则判断Check_D＝1，Check_Q＝1？；

S32，是，则判断芯片工作正常；否，则芯片被破坏，进行异常处理。

8.根据权利要求7所述的一种芯片物理防护方法，其特征在于，所述顶层金属网线为乱序布线。

9.根据权利要求7所述的一种芯片物理防护方法，其特征在于，所述异常处理为芯片自动复位。

10.根据权利要求7所述的一种芯片物理防护方法，其特征在于，所述异常处理为芯片自动损毁。