[发明专利]一种芯片物理防护电路及方法

说明书

本发明公开了一种芯片物理防护电路及方法，电路中N个移位寄存器形成串联结构；每个移位寄存器的Q端均连接一个反向器和一条顶层金属网线；每个异或门的输入连接反向器的输出和一条顶层金属网线的输出，异或门的输出连接与门的输入；每个异或非门的输入连接一条顶层金属网线的输出、反向器的输出和芯片关键工作信号；与门将N个异或门的输出相与后输入总锁存器的D端。本发明同一级的顶层金属网线和其输入信号的反进行异或，避免攻击者在每个异或门的输入端进行电路修补，导致检测失效；每一级顶层金属网线、其输入信号反与芯片内部工作信号进行异或非运算，避免被非法窃取正常数据。

技术领域

本发明属于电子电路领域，具体涉及一种芯片物理防护电路及方法。

背景技术

随着与个人信息相关电子产品的日益广泛应用，针对存储个人信息、隐私、密码等数据的芯片的安全设计技术逐步受到重视。由于芯片内的数据存储必须依赖与内部的物理介质，而针对这些芯片存储介质的一些物理攻击技术，也逐渐被一些非法攻击者掌握，使得芯片的安全性受到严重挑战。

目前一种有效的攻击方式是侵入式攻击：攻击者使用激光技术或者聚焦离子束(FIB:Focused Ion Beam)等方法和技术，将芯片的内部信号暴露到表面，使用探针技术，将信号引到接收设备上，然后攻击者就可以读取内部机密信息，或者将修改的数据注入芯片。

为了防止上述物理攻击，芯片设计厂商提出了版图保护电路的概念，即在有效电路的版图金属层次上，再增加一层防护层金属(Shield)和相关版图保护电路，该防护层的信号线受到持续的监控，一旦该信号被破坏，芯片会自动开启报警电路，实行电路自我毁坏，防止非法操控数据。

图1所示的是一个常用的版图保护电路结构，以8条顶层金属网线15结构为例，数据经8个锁存器1的Q端输出，如果某条顶层金属网线15受到破坏，则该网线对应通路上的锁存异或门2会输出“1”，经过或门3，校验位寄存器4的D端和Q端出现“1”信号，设计者常用该校验位寄存器4的Q信号来复位芯片，保护内部信息不被非法窃取。

由于芯片逆向技术的发展，以及攻击手段和技术的的进一步提升和更新，针对安全芯片的物理攻击技术的逐渐被非法攻击者掌握，使得这种版图保护电路的安全性受到严重挑战。针对图1这种版图保护电路结构，攻击者在分析清楚电路结构后，可以使用先进的激光技术或者FIB技术，进行实时修补电路，使版图保护电路失去保护功能，此后攻击者就可以随心所欲的将需要的芯片内部信号进行操控。图1所示的版图保护电路，攻击者只要采用先进FIB技术，将校验位寄存器4的D端或Q端，固定接到“0”上，则可以任意对顶层金属网线15进行破坏，而不影响到版图保护电路的校验位最终结果。

发明内容

鉴于以上存在的技术问题，本发明提供了一种适用于芯片的物理防护，避免非法攻击者采用简单的FIB技术，以较低的代价对芯片进行破坏，实现真正的对芯片防物理攻击。

采用如下的技术方案：

一种芯片物理防护单元，包括N个移位寄存器、N个反向器、N个异或门、N个异或非门、M个与门和总锁存器，其中，

前一个移位寄存器的Q端与下一个移位寄存器的D端连接，N个移位寄存器形成串联结构，排在首位的移位寄存器的D端输入数据；每个移位寄存器的Q端均连接一个反向器和一条顶层金属网线；每个异或门的输入连接反向器的输出和一条顶层金属网线的输出，异或门的输出连接与门的输入；每个异或非门的输入连接一条顶层金属网线的输出、反向器的输出和芯片关键工作信号，记为Ksig_i[i]，i＝0～N-1，异或非门的输出记为Ksig_o[i]，i＝0～N-1；所述与门将N个异或门的输出相与后输入所述总锁存器的D端，记为Check_D，总锁存器的Q端记为Check_Q。

优选地，输入不同异或门的顶层金属网线处于不同级电路。

优选地，所述顶层金属网线为乱序布线。

优选地，所述与门的输出与总锁存器的D端采用底层金属连线。