[发明专利]一种提高电路设计调优工具运行效率的方法

说明书

本发明实施例提供了一种现场可编程门阵列电路设计的调优方法，该方法包括，对综合参数进行预定次数的修改,每次修改后运行综合过程，获得综合过程生成的综合结果；从各次综合过程生成的综合结果中,选择逻辑深度最小的,作为中间综合结果；利用中间综合结果,并对调优过程中除综合外其他阶段的运行参数进行修改，运行其他阶段的过程，生成优化结果；若优化结果达到预设的优化条件，则结束调优过程，若未达到，且未超出预设判断次数，继续执行其他过程参数修改和运行，若未达到，且超出预设判断次数，则继续执行综合参数修改和运行；输出优化结果。该方法减少了现有调优方法中大量的迭代和搜索步骤，降低了调优工具运行的复杂度，提高其运行速度。

技术领域

本发明涉及现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)芯片的设计技术领域，尤其涉及一种提高电路设计调优工具运行效率的方法。

背景技术

FPGA，现场可编程逻辑门阵列(Field Programmable Gate Array)是由许多的逻辑单元构成的逻辑器件，在制造后，可以根据所需的应用程序或功能要求对FPGA重新编程。作为一种半定制电路，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域具有广泛的应用。

在FPGA的设计流程通常包括：设计输入、调试、功能仿真、综合、布局布线、时序仿真、配置下载等步骤。现代FPGA的设计流程通常通过EDA设计软件,而一些EDA软件中含有调优工具，它是一种尝试去找到更好性能的设计方案的软件工具，用户可以设置调优工具中的选项，选项包含进行综合、布局、布线等操作的参数以及sdc(设计约束文件，Synopsysdesign constraints)设置参数、运行次数以及限定时间等，然后运行调优工具去试着找到符合要求的设计方案。由于调优过程中上述各个阶段的操作对应的参数混合在一起，造成过程中的计算复杂且迭代次数很多，导致调优工具运行时间比较长。

发明内容

本发明的实施例提供一种现场可编程门阵列电路设计的调优方法，通过在FPGA设计中先完成综合的运行，然后用综合的结果再去运行后面的布局，布线等操作，就使得现有技术混合一起的综合、布局、布线操作中复杂的迭代和搜索过程被简化，即减少了大量的迭代和搜索步骤，从而降低了调优工具运行的复杂度，当然也减少其运行时间。

本发明为解决上述技术问题采用的技术方案为，一种现场可编程门阵列电路设计的调优方法，所述方法包括：

综合过程参数修改和运行，包括：对综合参数进行预定次数的修改,并根据每次修改后的综合参数运行综合过程，获得每次综合过程生成的综合结果；

从各次综合过程生成的综合结果中,选择其中逻辑深度最小的综合结果,作为中间综合结果；

其他过程参数修改和运行，包括：利用所述中间综合结果,并对调优过程中除综合外其他过程的运行参数进行修改，根据修改后的运行参数运行其他过程，获得生成的优化结果；

判断所述优化结果是否达到预设的优化条件，

若结果为达到，则结束调优过程；

若结果为未达到，

且未超出预设的判断次数，则继续执行所述其他过程参数修改和运行；

若结果为未达到，

且超出预设的判断次数，则继续执行所述综合过程参数修改和运行；

输出所述优化结果。

优选地，所述调优过程中除综合外其他过程，至少包括布局过程、布线过程。

优选地，在运行综合过程之前，进行设计约束文件SDC的参数设置。

优选地，所述从各次综合过程生成的综合结果中,选择其中逻辑深度最小的综合结果,作为中间综合结果，还包括：