[发明专利]一种提升高压可靠性的ESD电路

说明书

本发明提出了一种提升高压可靠性的ESD电路，具体涉及集成电路静电放电保护技术领域，旨在解决现有ESD电路中存在的高压可靠性低的问题。本发明设计了一种新型耐高压结构，由耐高压正向导通二极管和耐高压反向导通二极管组成，在版图中可以共享PN结的N型区域。本发明采用分压结构与低压保护结构对电路进行保护，利用高功率NMOS管泄放ESD电流。本发明所提出的ESD电路耐直流高压电平的可靠性和ESD防护能力强，芯片具有实现的复杂度低、面积小的优点。

技术领域

本发明涉及电子电路技术领域，具体是涉及一种提升高压可靠性的ESD电路。

背景技术

两个具有不同静电电位的物体，由于直接接触或静电场感应会引起两物体间的静电电荷的转移。当静电电场的能量达到一定程度后，击穿其间介质而进行放电的现象被称为静电放电（ESD）。静电放电可以改变半导体设备的电气特性，损耗或破坏其功能，也可能会影响电子系统的正常工作，造成设备故障或失灵。

随着集成电路技术的飞速发展，在集成电路产品的特征尺寸不断变小、集成度不断提高的同时，绝缘层也越来越薄，使得ESD成为集成电路失效的最主要原因。为了减小ESD对集成电路的影响，提升产品的性能和可靠性，最有效的方式就是加入ESD保护电路。在芯片正常工作时，ESD保护电路不产生任何影响；一旦ESD事件发生时ESD保护电路开启，能够将高压静电转换为瞬态低压大电流后泄放，从而达到保护集成电路的目的。由于ESD电路自身工作电压较高，因此在设计ESD电路过程中不仅要考虑性能，还需要提升电路的高压可靠性。

例如申请号201510104607.9，名称为“高压ESD保护电路”的发明中，采用堆叠式高压NMOS结构实现ESD保护电路，如图1所示，但是芯片占用面积大、复杂度高、耐高压可靠性不强。

发明内容

针对现有技术存在的不足，本发明实施例的目的在于提供一种提升高压可靠性的ESD电路，以解决上述背景技术中的问题。

为实现上述目的，本发明提供如下技术方案：

一种提升高压可靠性的ESD电路，包括：

包括耐高压提升的结构、分压结构、低压保护结构和集成功率管单元；

所述耐高压提升的结构位于输入端HV_VDD与分压结构输入端之间；

所述分压结构位于耐高压提升的结构与地输入端HV_GND之间；

所述低压保护结构位于集成功率管单元与地输入端HV_GND之间；

所述集成功率管单元位于输入端HV_VDD与地输入端HV_GND之间。

作为本发明进一步的方案，所述耐高压提升的结构包括高压二极管D1和高压二极管D2串联组成，所述高压二极管D1阳极与输入端HV_VDD连接，阴极与高压二极管D2的阴极连接，所述高压二极管D1和高压二极管D2在版图结构中可以共享N型区域。

作为本发明进一步的方案，所述分压结构包括串联的分压电阻R1和分压电阻R2。

作为本发明进一步的方案，所述低压保护结构包括限流保护电阻R3和低压二极管D3组成，对集成功率管单元超过其击穿电压的栅极电压进行保护。

作为本发明进一步的方案，所述集成功率管单元为高功率NMOS管，当电源ESD输入电压高于保护电压时用于泄放ESD电流。

本发明的有益效果：

1.本发明的提供的一种提升高压可靠性的ESD电路，可以极大地提高芯片耐直流高压电平的可靠性和ESD防护能力，降低实现的复杂度，并且减小芯片面积。