[发明专利]用于高速互连网络接口芯片的PIO通信装置，芯片，设备及方法

权利要求书

1.一种用于高速互连网络接口芯片的PIO通信装置，其特征在于包括：

读写仲裁逻辑（1），用于从PCIE IP事务层接收PIO读请求和PIO写请求，对读写请求进行仲裁分发；

PIO写控制状态机（2），用于从读写仲裁逻辑（1）接收PIO写请求使能、BAR空间编码、目标偏移地址、长度和数据，根据写请求BAR空间编码，判断写请求的目标基址，并将写请求发送给对应目标；

描述符组合逻辑（3），用于从PIO写控制状态机（2）接收写请求，在完成描述符的组合后，将完整描述符发送给高速互连网络接口芯片核心逻辑；

PIO读控制状态机（4），用于从读写仲裁逻辑（1）接收PIO读请求使能、BAR空间编码、目标偏移地址、长度和Tag号，将读请求发送给高速互连网络接口芯片核心逻辑和读应答接收逻辑（5）；

目标地址选择器mux0，用于根据读写仲裁逻辑（1）的仲裁结果将PIO写控制状态机（2）或PIO读控制状态机（4）发送的目标偏移地址发送给高速互连网络接口芯片核心逻辑；

BAR空间编码选择器mux1，用于根据读写仲裁逻辑（1）的仲裁结果将PIO写控制状态机（2）或PIO读控制状态机（4）发送的BAR空间编码发送给高速互连网络接口芯片核心逻辑；

读应答接收逻辑（5），用于从高速互连网络接口芯片寄存器读应答接收读应答数据、从PIO读控制状态机（4）接收待返回读请求，经过数据组合后，将请求完成数据和相关信息以PIO读应答的方式返回给PCIE IP事务层。

2.根据权利要求1所述的用于高速互连网络接口芯片的PIO通信装置，其特征在于，所述读写仲裁逻辑（1）包含写请求缓冲、写请求数据缓冲、读请求缓冲以及校验检查器ECCC，且所述读写仲裁逻辑（1）具有IDLE、ARB、W_READ和W_DONE四个状态，其中IDLE状态表示空闲，ARB状态表示有请求需要处理，W_READ状态表示写就绪，W_DONE状态表示写完毕；在上电复位之后读写仲裁逻辑（1）处于IDLE状态，当PIO写请求的写请求使能有效或PIO读请求的读请求使能有效后，将写请求存入写请求缓冲、读请求存入读请求缓冲，而后读写仲裁逻辑（1）转入ARB状态；在读写仲裁逻辑（1）处于ARB状态时，当且仅当PIO写控制状态机（2）和PIO读控制状态机（4）同时空闲，对读请求缓冲和写请求缓冲中请求按照轮询的方式进行仲裁：仲裁结果若是写请求，读写仲裁逻辑（1）转入READ状态；仲裁结果若是读请求，读写仲裁逻辑（1）则向PCIE IP事务层发送读请求接收应答，并将读请求缓冲中请求发送给PIO读状态控制机，置读写仲裁为读选通，之后转入IDLE状态；若PIO写控制状态机（2）或PIO读控制状态机（4）不处于空闲状态，则读写仲裁逻辑（1）继续处于ARB状态；在读写仲裁逻辑（1）处于W_READ状态时，向PCIE IP事务层发送读数据使能信号，并将PIO写请求返回的写请求数据和ECC校验码经由校验检查器ECCC校验纠错后，生成纠错数据并存入写请求数据缓冲，在所有数据接收完毕后，转入W_DONE状态；在读写仲裁逻辑（1）处于W_DONE状态时，向PCIE IP事务层发送写请求接收应答，并将写请求缓冲中的写请求和写请求数据缓冲中的写请求数据发送给PIO写控制状态机（2），置读写仲裁为写选通，之后读写仲裁逻辑（1）转入IDLE状态。

3.根据权利要求1所述的用于高速互连网络接口芯片的PIO通信装置，其特征在于，所述PIO写控制状态机（2）内部设有写请求寄存器且包含WR_IDLE和WR_ACK两种状态，其中WR_IDLE状态为写空闲状态，WR_ACK状态为写响应状态；在上电复位之后，PIO写控制状态机（2）处于WR_IDLE 状态，当接收到来自读写仲裁逻辑（1）的写请求使能有效后，将写请求暂存在写请求寄存器中， PIO写控制状态机（2）转入WR_ACK状态；在PIO写控制状态机（2）处于WR_ACK状态时，从写请求寄存器中取出BAR空间编码、目标偏移地址、长度和数据，并发送到对应目标，之后转入WR_IDLE 状态：若写请求BAR空间编码为BAR2，置描述符组合逻辑（3）写使能有效，并将目标偏移地址、长度和数据发送给描述符组合逻辑（3）；若写请求BAR空间编码为BAR0或BAR4，将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑，并置寄存器写使能有效。