[发明专利]用于高速互连网络接口芯片的PIO通信装置，芯片，设备及方法

说明书

本发明公开了一种用于高速互连网络接口芯片的PIO通信装置，芯片，设备及方法，本发明用于高速互连网络接口芯片的PIO通信装置包括读写仲裁逻辑、PIO写控制状态机、PIO读控制状态机、描述符组合逻辑、读应答接收逻辑、目标地址选择器mux0和BAR空间编码选择器mux1，本发明通过读写仲裁逻辑、PIO写控制状态机、PIO读控制状态机、描述符组合逻辑、读应答接收逻辑、目标地址选择器mux0和BAR空间编码选择器mux1的配合，能够将PCIE IP事务层的PIO读写请求进行解析并生成高速互连网络接口芯片核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。

技术领域

本发明涉及PCI-Express设备与主机端的通信技术，具体涉及一种用于高速互连网络接口芯片的PIO（Programming Input/Output）通信装置、芯片、设备及方法。

背景技术

高速互连网络接口芯片是自主设计的基于PCIE标准接口的互连通信主机接口芯片，是我国天河系列超级计算机的核心关键部件，用于实现超级计算机中的通用服务器、通用计算结点和计算结点的高速数据传输。

一般而言，PCIE设备的寄存器空间可以被划分为6个32比特（bit）寻址的基址空间，这些空间被映射到主机内存空间中。在PCIE设备上电初始化时，主机端为每个基址空间分配一个基址，并把该基址写入PCIE设备配置空间的6个32bit的基址寄存器BAR0-BAR5中（BAR，Base Address Register）。主机端以“BAR寄存器+偏移”为地址的PIO方式来访问PCIE设备端的寄存器空间。高速互连网络接口芯片作为一个PCIE设备，其寄存器空间被划分为3个64bit寻址的基址空间，每个基址由两个32bit的BAR基址组成，其中BAR0和BAR1组成通用寄存器空间，BAR2和BAR3组成硬VP描述符队列（HDQ，Hard Virtual Port DescriptorQueue），BAR4和BAR5组成VP寄存器空间。通用寄存器空间中包含了高速互连网络接口芯片核心逻辑的配置寄存器和状态寄存器，高速互连网络接口芯片需要支持主机端以PIO通信的方式对核心逻辑的这些进行配置寄存器和状态寄存器读写，以及时获取高速互连网络接口芯片的当前状态，并对其运行参数进行配置。

高速互连网络接口芯片核心逻辑m个虚端口（VP，Virtual Port），每个VP独占一个报文描述符队列，每个VP也有相关配置和状态寄存器。高速互连网络接口芯片需要支持主机端以PIO通信的方式将网络报文描述符写入m个HDQ。同时，还需要支持主机端以PIO通信的方式配置、查询各VP相关寄存器，获取各VP运行状态。

高速互连网络接口芯片通过PCIE IP（Intellectual Property）接收到主机端的PIO请求后，通过物理层和链路层的解析，最终在事务层以PIO写请求、PIO读请求和PIO读应答的方式输出PIO读写请求并接收PIO读数据应答。高速互连网络接口芯片核心逻辑通过写描述符、寄存器读写和寄存器读应答3组信号，来完成对3个基址空间的读写访问。而现有高速互连网络接口芯片PCIE IP事务层的PIO操作端口与核心逻辑的基址空间读写访问端口在逻辑含义和时序上并不一致。因此，需要一个基于高速互连网络接口芯片的PIO通信装置，将两端端口进行协议解析、转化适配，从而实现主机对高速互连网络接口芯片的PIO操作。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种用于高速互连网络接口芯片的PIO通信装置，芯片，设备及方法，本发明通过将PCIE IP事务层的PIO读写请求进行解析，并生成高速互连网络接口芯片核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。

为了解决上述技术问题，本发明采用的技术方案为：

一种用于高速互连网络接口芯片的PIO通信装置，包括：

读写仲裁逻辑，用于从PCIE IP事务层接收PIO读请求和PIO写请求，对读写请求进行仲裁分发；