[发明专利]快闪存储器及其操作方法

说明书

本发明提供一种快闪存储器及其操作方法，所述快闪存储器包含多个平面、控制器、开关单元以及驱动控制电路。控制器被配置为选择至少1个平面。开关单元被配置为将非选择平面的位线电气连接至基准电压。驱动控制电路被配置为在非选择平面的位线电气连接至基准电压之后，共通地对选择平面及非选择平面的选择晶体管提供栅极选择信号。借此，提供一种寻求存储单元临界值分布安定化的高信赖性的快闪存储器。

技术领域

本发明是关于半导体存储装置及其操作方法，特别是关于具有多个平面的快闪存储器及其操作方法。

背景技术

NAND型快闪存储器包含存储单元阵列，存储单元阵列包含多个区块，各区块中形成多个NAND字串，各NAND字串是由多个存储单元，在位线侧选择晶体管与源极线侧选择晶体管之间连接而成。由于快闪存储器的微型化，位线侧/源极线侧选择晶体管与存储单元之间的距离愈来愈小，使得位线侧/源极线侧选择晶体管的漏极端容易产生栅极引发漏极漏电流(Gate Induced Drain Leakage，GIDL)，导致电子注入邻接的存储单元的浮栅，进而使存储单元的临界值发生变化，或是发生错误写入。为了抑制这种问题，专利文献1(特开2014-53565号公报)提出了在位线侧/源极线侧选择晶体管与邻接的存储单元之间配置与数据存储无关的虚拟单元。

NAND型快闪存储器中，可以借由增加形成于存储单元阵列内的区块数，使得存储容量增加。然而，若增加了区块数，在区块配列方向延伸的全域位线的配线长度就会变长，读取速度等会因为其增加的负载电容而变慢。因此，为了寻求存储容量的增加，同时抑制全域位线的负载电容，而将存储单元阵列分割为多个，且在分割后的多个存储单元阵列中，形成一定个数的区块。

诸如此类将存储单元阵列分割为多个的多平面的快闪存储器中，在1个晶片上形成多个平面，而1个平面当中，存储单元阵列、行解码/驱动电路、列解码器、页缓冲/感测电路等能够各自具备功能而操作。另外，控制器或输入输出电路可以由多个平面共享。控制器或地址解码器等基于输入的列地址信息，从多个平面中选择1个或多个平面，于所选择的平面中控制读取操作、编程操作、或擦除操作。举例来说，平面的选择是基于来自外部输入的地址，控制器选择1个平面，或者同时选择多个平面。

图1表示具有2个平面P0、P1的快闪存储器的概略图。平面P0、平面P1各自具备多个区块(n-1、n、n+1)、被配置为驱动这些区块的字线WL0～WL31的多个行驱动电路(X_DRVn-1、X_DRVn、X_DRVn+1)，及被配置为驱动这些区块的位线侧/源极线侧选择晶体管的驱动控制电路10A、10B。

图2表示区块n的NAND字串以及位线选择电路的示意图。此处例示1个偶数全域位线BLE，1个奇数全域位线BLO，连接这些的NAND字串以及位线选择电路20。各NAND字串由串接的多个晶体管所构成，也就是包含：位线侧选择晶体管SEL_D，与全域位线BLE/BLO连接；位线侧虚拟单元DCD；源极线侧选择晶体管SEL_S，与源极线SL连接；源极线侧虚拟单元DCS；以及存储单元MC0～MC31，连接于位线侧虚拟单元DCD与源极线侧虚拟单元DCS之间。

位线选择电路20包含：晶体管BLSE，用于选择偶数位线BLE；晶体管BLSO，用于选择奇数位线BLO；晶体管YBLE，用于将假想电源VIRPWR与偶数位线BLE连接；以及晶体管YBLO，用于将假想电源VIRPWR与奇数位线BLO连接。

另外，平面P0、P1各自的驱动控制电路10A、10B输出用来驱动源极线侧选择晶体管SEL_S的选择信号SGS，以及用来驱动位线侧选择晶体管SEL_D的选择信号SGD。驱动控制电路10A、10B响应快闪存储器的操作，控制选择信号SGS/SGD的电压电平。