[发明专利]基于JESD204B的多板同步采集电路与方法

权利要求书

1.一种基于JESD204B的多板同步采集电路，其特征在于，包括：多块信号采集板：

所有信号采集板内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的DDivider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据；

所述PLL同步信号为一个单脉冲信号，由外部提供，其脉冲宽度大于参考时钟的时钟周期；

ZERO DELAY模式下，将一个D Divider通道的输出反馈至鉴相器的输入，且反馈至鉴相器的通道是PLL时钟输出通道中频率最低的通道，同时，参考时钟与鉴相器输入频率相同；

信号采集板中PLL模块的参考时钟通过时钟分发板输入，所述时钟分发板内部由晶振产生参考时钟，经过扇出芯片后，生成多路参考时钟并通过差分线缆传输到各信号采集板；

或者，所述PLL模块的参考时钟由光纤链路恢复时钟得到，在多块信号采集板中由光纤链路恢复出参考时钟和对齐信号，先对恢复的参考时钟进行分频，使其满足参考时钟频率要求，再利用对齐信号同步复位多块信号采集板中的参考时钟。

2.一种基于JESD204B的多板同步采集方法，其特征在于，基于权利要求1所述的一种基于JESD204B的多板同步采集电路实现，包括：

对于需要同步采集的所有信号采集板，其内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的D Divider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。

3.根据权利要求2所述的一种基于JESD204B的多板同步采集方法，其特征在于，所述PLL同步信号为一个单脉冲信号，由外部提供，其脉冲宽度大于参考时钟的时钟周期。

4.根据权利要求2所述的一种基于JESD204B的多板同步采集方法，其特征在于，

ZERO DELAY模式下，将一个D Divider通道的输出反馈至鉴相器的输入，且反馈至鉴相器的通道是PLL时钟输出通道中频率最低的通道，同时，参考时钟与鉴相器输入频率相同。

5.根据权利要求2-4任一项所述的一种基于JESD204B的多板同步采集方法，其特征在于，

信号采集板中PLL模块的参考时钟通过时钟分发板输入，所述时钟分发板内部由晶振产生参考时钟，经过扇出芯片后，生成多路参考时钟并通过差分线缆传输到各信号采集板；

或者，所述PLL模块的参考时钟由光纤链路恢复时钟得到，在多块信号采集板中由光纤链路恢复出参考时钟和对齐信号，先对恢复的参考时钟进行分频，使其满足参考时钟频率要求，再利用对齐信号同步复位多块信号采集板中的参考时钟。