[发明专利]基于JESD204B的多板同步采集电路与方法

说明书

本发明公开了一种基于JESD204B的多板同步采集电路与方法，通过PLL同步信号可以实现单块信号采集板PLL模块输出频率对齐；再利用ZERO DELAY(零延时)模式，实现PLL的输出时钟相位和鉴相器的输入时钟相位对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。

技术领域

本发明涉及信号处理技术领域，尤其涉及一种基于JESD204B的多板同步采集电路与方法。

背景技术

ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，尤其对于500MSPS以上的ADC/DAC，采用传统的CMOS和LVDS已经很难满足设计要求，JESD204B应运而生。

JESD204B作为JEDEC(固态技术协会)的第三代标准，其链路速率达到12.5Gb/s，并且具有数据接口所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小的优势。

虽然与现有接口格式和协议相比，JESD204B接口具有速度快、占用IO引脚少等诸多优点，但是在基于JESD204B的多板多片ADC同步采集电路中，如何实现多板多片ADC的通道具有确定性延迟依然面临困难，在实现多板间ADC同步采集数据的问题上，需要更为复杂的电路设计和特殊的时钟电路。

发明内容

本发明的目的是提供一种基于JESD204B的多板同步采集电路与方法，可以实现多板间ADC同步采集数据。

本发明的目的是通过以下技术方案实现的：

一种基于JESD204B的多板同步采集电路，包括：多块信号采集板：

所有信号采集板内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的DDivider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。

一种基于JESD204B的多板同步采集方法，包括：

对于需要同步采集的所有信号采集板，其内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的D Divider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。

由上述本发明提供的技术方案可以看出，通过PLL同步信号可以实现单块信号采集板PLL模块输出频率对齐；再利用ZERO DELAY(零延时)模式，实现PLL的输出时钟相位和鉴相器的输入时钟相位对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的一种基于JESD204B的多板同步采集电路的示意图；

图2是本发明实施例提供的PLL模块的结构框图，其中，(a)部分为一般PLL结构框图，(b)部分为具有ZERO DELAY和SYNC功能的PLL结构框图。

具体实施方式