[发明专利]锁相环状态检测电路和锁相环电路

权利要求书

1.一种锁相环状态检测电路，其特征在于，包括：

状态监测电路，用于监测锁相环的反馈时钟和参考时钟的相位差，在所述相位差恒定时输出第一触发信号；

计时电路，用于对所述相位差维持恒定的时长进行计时，在计时超过设定阈值时输出第二触发信号；

锁存电路，用于接收到所述第一触发信号和所述第二触发信号时，输出所述锁相环锁定时的状态信号。

2.根据权利要求1所述的锁相环状态检测电路，其特征在于，所述状态监测电路包括与非门N1和触发器DFF1，所述与非门N1的输出端连接所述触发器DFF1的时钟输入端；

所述与非门N1的第一输入端用于接入所述反馈时钟，所述与非门N1的第二输入端用于接入所述锁相环的压控震荡时钟；

所述触发器DFF1的D端用于接入所述参考时钟，所述触发器DFF1的Q端用于输出所述第一触发信号，所述触发器DFF1的复位端用于接入复位信号。

3.根据权利要求2所述的锁相环状态检测电路，其特征在于，所述计时电路包括触发器DFF2、触发器DFF3、触发器DFF4、触发器DFF5、触发器DFF6和触发器DFF7，以及与非门N2、非门IN1、非门IN2、非门IN3、非门IN4和非门IN5；

所述触发器DFF2的时钟输入端用于接入所述参考时钟，所述触发器DFF2的Q端连接所述非门IN1的输入端，所述触发器DFF2的D端连接所述非门IN1的输出端；

所述触发器DFF3的时钟输入端连接所述触发器DFF2的Q端，所述触发器DFF3的Q端连接所述非门IN2的输入端，所述触发器DFF3的D端连接所述非门IN2的输出端；

所述触发器DFF4的时钟输入端连接所述触发器DFF3的Q端，所述触发器DFF4的Q端连接所述非门IN3的输入端，所述触发器DFF4的D端连接所述非门IN3的输出端；

所述触发器DFF5的时钟输入端连接所述触发器DFF4的Q端，所述触发器DFF5的Q端连接所述非门IN4的输入端，所述触发器DFF5的D端连接所述非门IN4的输出端；

所述触发器DFF6的时钟输入端连接所述触发器DFF5的Q端，所述触发器DFF6的Q端连接所述非门IN5的输入端，所述触发器DFF6的D端连接所述非门IN5的输出端；

所述触发器DFF2、所述触发器DFF3、所述触发器DFF4、所述触发器DFF5和所述触发器DFF6的复位端分别连接所述触发器DFF1的Q端；

所述触发器DFF7的置位端连接所述触发器DFF1的Q端，所述触发器DFF7的时钟输入端用于接入所述参考时钟，所述触发器DFF7的D端连接所述与非门N2的输出端，所述触发器DFF7的Q端用于输出所述第二触发信号，所述与非门N2的第一输入端连接所述触发器DFF5的Q端，所述与非门N2的第二输入端连接所述触发器DFF6的Q端。

4.根据权利要求1至3任一项所述的锁相环状态检测电路，其特征在于，所述锁存电路包括与非门N3和与非门N4；

所述与非门N3的第一输入端用于接入所述第一触发信号，所述与非门N4的第二输入端用于接入所述第二触发信号，所述与非门N4的输出端用于输出所述状态信号，所述与非门N3的第二输入端连接所述与非门N4的输出端，所述与非门N3的输出端连接所述与非门N4的第一输入端。

5.根据权利要求1至3任一项所述的锁相环状态检测电路，其特征在于，所述锁存电路包括或非门NOR1、或非门NOR2和非门IN6；

所述或非门NOR1的第一输入端用于接入所述第一触发信号，所述或非门NOR2的第二输入端用于接入所述第二触发信号，所述或非门NOR2的输出端连接所述非门IN6的输入端，所述非门IN6的输出端用于输出所述状态信号，所述或非门NOR1的第二输入端连接或非门NOR2的输出端，所述或非门NOR1的输出端连接所述或非门NOR2的第一输入端。