[发明专利]FPGA布线方法

说明书

FPGA布线方法，涉及集成电路技术。本发明包括下述步骤：1)检测是否存在目标器件布线模型，若不存在则报告错误，反之则进入下一步；2)解析模型并构造布线资源图；3)初始布线；4)检查布线次数是否已满，如果已满则直接输出布线结果，反之则进入下一步；5)检查是否存在未处理的布线拥挤，若存在则拆线重布，更新拥挤度信息，再次检测是否存在拥挤；若不存在则将布线次数加1并转到步骤4)；其特征在于，所述步骤3)包括：(3.1)根据时序分析和布线资源对每条网线进行优先级计算；(3.2)按照优先级顺序对线网进行布线。本发明使得布线工具的效率得到明显提高。

技术领域

本发明涉及集成电路技术。

背景技术

随着FPGA器件逻辑规模的增加和性能需求的增长，布线算法逐渐成为FPGA编译流程中运算时间的瓶颈。在设计配套的支持软件过程中，布线确定了逻辑单元之间的连线，是最为关键的步骤之一，它不仅影响到延时、功耗等方面的性能，也是FPGA支持软件流程中最耗时的步骤。

目前工业界及学术界的布线引擎大多都是基于路径搜索器(pathfinder)算法，主要是在减少布线资源冲突和时序优化两个目标之间寻找一个平衡点。时序关键路径设置较高的权重以便在资源发生冲突的时候优先使用时序关键资源达到时序最优，而时序不关键路径逐渐被推开，以解决拥塞问题。其流程如图1所示，在布线资源结点的基本成本下，对所有线网进行第一次布线，每条连线均以最小延时为目标进行布线，第一次布线结束后若存在布线重用冲突，这时不是只针对有布线冲突的线网进行布线，而是先提升布线资源结点的成本，然后对所有线网再次逐一布线。在迭代过程中，提升布线资源结点的成本就是通过协商机制决定某一布线资源结点分配给哪一个线网最为合适。这样反复地拆线重布电路中的各条线网，直到所有的拥挤度问题得到解决。

现有的pathfinder布线算法虽然能较好地兼顾拥挤度和延时，但是在布线过程中拆线重布次数过多，在多次拆线重布迭代过程中需要消耗大量的内存空间来存储所有的结点信息以及较长的执行时间来生成布线结果，导致布线时间过长，布线工具效率降低。

发明内容

本发明所要解决的技术问题是，针对上述pathfinder布线方法中拆线重布次数过多的问题提出了一种基于网线(源端到漏端)优先级分级的FPGA布线算法，通过计算网线的延时裕量和可用布线资源数确定每条网线的布线优先级顺序，减少布线过程中布线迭代的次数，提高布线工具运行效率。

本发明解决所述技术问题采用的技术方案是，FPGA布线方法，包括下述步骤：

1)检测是否存在目标器件布线模型，若不存在则报告错误，反之则进入下一步；

2)解析模型并构造布线资源图；

3)初始布线；

4)检查布线次数是否已满，如果已满则直接输出布线结果，反之则进入下一步；

5)检查是否存在未处理的布线拥挤，若存在则拆线重布，更新拥挤度信息，

再次检测是否存在拥挤；若不存在则将布线次数加一并转到步骤4)；

其特征在于，

所述步骤3)包括：

(3.1)根据时序分析和布线资源对每条网线进行优先级计算；

(3.2)按照优先级顺序对线网进行布线。

所述步骤(3.1)包括：