[发明专利]一种新型异构多处理器电路系统

权利要求书

1.一种新型异构多处理器电路系统，其特征在于：该系统包括DSP模块、FPGA模块和单片机，FPGA模块内至少设有两个双口RAM模块，DSP模块通过RAM模块与单片机数据连接，其中一个RAM模块用于实现DSP模块的写操作和单片机的读操作，另一个RAM模块用于实现DSP模块的读操作和单片机的写操作。

2.根据权利要求1所述的新型异构多处理器电路系统，其特征在于：每个双口RAM模块均设有双总线模块、循环缓存区和读写控制逻辑模块，在所述FPGA模块上设有与上述模块相连的双口RAM接口。

3.根据权利要求2所述的新型异构多处理器电路系统，其特征在于：所述双口RAM接口为

New_double_port_ram(.clk,.reset,.addr_in,.data_in,.wt,.addr_out,.data_out,.rd)

其中，.clk为双口RAM工作时钟，可采用32MHz；

.reset为复位信号；

.addr_in为写地址总线；

.data_in为写数据总线；

.wt为写信号；

.addr_out为读地址总线；

.data_out为读数据总线；

.rd为读信号。

4.根据权利要求2所述的新型异构多处理器电路系统，其特征在于：所述循环缓存区包括由若干寄存器组成的寄存器数组，利用寄存器数组开辟循环缓存区作为RAM空间，循环缓存区的的深度为wire[9:0]cnt；

所述读写控制逻辑模块包括读指针计数器、写指针计数器和主时钟，采用主时钟对循环缓存区进行读操作和写操作。

5.根据权利要求4所述的新型异构多处理器电路系统，其特征在于：所述寄存器数组为reg[7:0]data_HC[1023:0]，数据宽度为8位，长度为1024；

读指针计数器为：reg[9:0]REcount＝10’h000，计数范围为[0～1023]；

写指针计数器为：reg[9:0]WEcount＝10’h000，计数范围为[0～1023]。

6.根据权利要求1所述的新型异构多处理器电路系统，其特征在于：所述DSP模块与FPGA模块之间的数据交互采用DSP的EMIF接口与FPGA的GPIO管脚相连，DSP片选空间选择CE2。

7.根据权利要求1所述的新型异构多处理器电路系统，其特征在于：所述单片机与FPGA之间的数据交互采用单片机的EBC接口与FPGA的GPIO管脚相连，XE169FH片选空间选择CE1。

8.根据权利要求1所述的新型异构多处理器电路系统，其特征在于：所述单片机内部设有CAN功能模块和至少两个数据缓存池，一个数据缓存池用于存储单片机中CAN功能模块接收到的数据，另一个数据缓存池用于存储从FPGA模块中读取到需要发送的数据。

9.根据权利要求8所述的新型异构多处理器电路系统，其特征在于：所述CAN功能模块包括CAN功能发送模块和CAN功能接收模块，CAN功能接收模块通过数字隔离器连接有CAN收发器，所述CAN功能模块通过DavE XE169FH开发配置环境进行硬件配置。

10.根据权利要求1-9任一项所述的新型异构多处理器电路系统，其特征在于：所述单片机的型号为XE169FH。