[发明专利]一种新型异构多处理器电路系统

说明书

本发明公开一种新型异构多处理器电路系统，该系统包括DSP模块、FPGA模块和单片机，FPGA模块内至少设有两个双口RAM模块，DSP模块通过RAM模块与单片机数据连接，其中一个RAM模块用于实现DSP模块的写操作和单片机的读操作，另一个RAM模块用于实现DSP模块的读操作和单片机的写操作。本发明利用FPGA芯片完成DSP与ARM处理器的双向通信，具有处理速度快、设计灵活、体积小、结构简单等特点；并利用FPGA建立了双口RAM，并且提出了数据缓存池的用法，一方面可以实现不同时钟域下的异步数据通信，另一方面可以避免读写同一地址的冲突。

技术领域

本发明涉及一种多处理器电路系统，尤其涉及一种新型异构多处理器电路系统。

背景技术

在目前电子系统设计中，信息处理电路多采用DSP+FPGA架构。其中DSP作为电路的核心单元，负责数据处理和算法实现，FPGA作为外围数字电路接口，如RS422串口通信控制、CAN通信控制、SPI通信控制等。DSP的缺点是并行处理能力差，FPGA的缺点是信息处理、逻辑分析、决策判断等智能方面存在不足。

现有捷联惯导中导航计算机电路采用了DSP+FPGA架构，FPGA作为CAN总线节点的控制器，主要有两方面功能：一方面检测DSP的地址总线、数据总线、控制总线，对DSP发出的指令进行响应；另一方面通过SPI指令对MCP2515进行控制，从而控制CAN总线的工作方式和工作状态，进行数据的发送和接收，包括对MCP2515寄存器的读写操作、数据发送和数据接收。在捷联惯导产品开发、联调联试和陆上、湖上、海上实航试验过程中，发现该CAN总线功能在设计中存在缺陷，主要表现在以下几个方面：

第一，信息吞吐量受限。FPGA与MCP2515CAN控制器的通信接口采用SPI，SPI的时钟通常采用1MHz或2MHz，CAN总线位速率通常为500Kbit/s，当CAN总线上有大量的数据交互时，SPI成为数据通信的瓶颈，引发MCP2515CAN控制器出现死机现象。

第二，FPGA资源紧张。FPGA利用Verilog HDL语言软件实现MCP2515CAN控制器的配置、发送、接收等功能。如图1中，FPGA还要实现多路RS422功能，SPI功能等，其硬件资源占用超过50％，在惯导产品调试过程中，发现FPGA时序紧张，引发部分功能模块不能正常工作现象。

第三，缺少总线检测与故障处理。MCP2515CAN控制器的总线检测与故障处理方式，需要FPGA一直查询它的内部寄存器，但是查询寄存器占用SPI通信，与CAN数据通信会引发冲突现象，因此，缺少总线检测与故障处理的完善方式。

发明内容

本发明的目的在于提供一种处理速度快、设计灵活、体积小、结构简单的新型异构多处理器电路系统，以解决CAN总线可靠性的问题。

为了实现上述目的，本发明提供如下技术方案：

本发明是一种新型异构多处理器电路系统，该系统包括DSP模块、FPGA模块和单片机，FPGA模块内至少设有两个双口RAM模块，DSP模块通过RAM模块与单片机数据连接，其中一个RAM模块用于实现DSP模块的写操作和单片机的读操作，另一个RAM模块用于实现DSP模块的读操作和单片机的写操作。

与现有技术相比，本发明利用FPGA模块作为DSP模块与单片机交互的桥梁，在FPGA模块内部实现双口RAM功能；利用FPGA模块建立了双口RAM，一方面可以实现不同时钟域下的异步数据通信，另一方面可以避免读写同一地址的冲突。

优选地，每个双口RAM模块均设有双总线模块、循环缓存区和读写控制逻辑模块，在所述FPGA模块上设有与上述模块相连的双口RAM接口。

优选地，所述双口RAM接口为New_double_port_ram(.clk,.reset,.addr_in,.data_in,.wt,.addr_out,.data_out,.rd)