[发明专利]近似乘法器设计方法、近似乘法器和图像锐化电路

说明书

本申请涉及一种近似乘法器设计方法、近似乘法器和图像锐化电路所述方法包括：将精确4位Dadda树形乘法器中用于部分乘积累加的半加器替换为全加器，将其中的低4位计算电路替换为近似加法电路，获得近似4位乘法器。其中，近似加法电路包括逻辑或电路，用于获得该近似4位乘法器最终乘积的自LSB起第2位的数值。根据该近似4位乘法器中部分乘积累加结果的自LSB起第2至4列的数值，该近似加法电路的输出数值，设计错误检测和校正电路，用于消除近似4位乘法器输出的最终乘积的错误。上述方法从结构上对乘法器进行了实质性的改进，一方面降低了硬件资源使用量，另一方面提供了纠错机制，使近似乘法器的其计算结果更加准确。

技术领域

本申请涉及低功耗数字信号处理电路设计技术领域，特别是涉及一种近似乘法器设计方法、近似乘法器和图像锐化电路。

背景技术

在一些容错应用中，计算数值的精度可以适度的降低，在“近似”的基础上进行运算，相关技术被统称为近似计算。近似计算的电路设计的主要思路是改变电路实现逻辑，通过简化电路结构来降低电路占用的资源。近似计算电路已经广泛运用于数字信号处理(DSP)系统、多媒体、模糊逻辑和神经网络中，在为相关应用提供具有实用价值的计算结果的同时，通过降低计算精度来简化电路、缩小芯片面积，并降低电路功耗。

乘法器是逻辑算数单元中主要的资源消耗单元，在图像处理电路中大量应用，因此有必要通过近似化设计降低乘法器的资源消耗。目前，大多数近似乘法器设计仅针对部分乘积项压缩累加过程中的基本部件，如采用半加器、全加器以及压缩器等实现近似乘法器，并未考虑纠错机制，不具备检错纠错的功能。例如现有技术提供了一种精确4位Dadda树形乘法器，如图1所示，在部分乘积累计过程中(PPR，Partial Product Reduction)中利用一个半加器(HA，Half Adder)、一个4:2压缩器和一个全加器进行部分乘积的压缩累加，使用行波进位加法器(CPA，Carry Propagation Adder)进行最终累加计算，获得最终乘积。此外，对于一些具备纠错机制的近似乘法器设计，其纠错机制的实现方式是改进乘法器内部分乘积项压缩累加的基本部件，而未对乘法器结构进行实质性改进。

发明内容

基于此，有必要针对上述技术问题，提供一种能够提供纠错机制的近似乘法器设计方法、近似乘法器和图像锐化电路。

一种近似乘法器设计方法，所述方法包括：

将精确4位Dadda树形乘法器中用于部分乘积累加的半加器替换为全加器，将该精确4位Dadda树形乘法器中的低4位计算电路替换为近似加法电路，获得近似4位乘法器。其中，近似加法电路包括逻辑或电路，用于获得该近似4位乘法器最终乘积的自LSB起第2位的数值。

根据该近似4位乘法器中部分乘积累加结果的自LSB起第2至4列的数值，该近似加法电路的输出数值，设计错误检测和校正电路，用于消除近似4位乘法器输出的最终乘积的错误。

其中一个实施例提供的方法，还包括：根据该4位近似乘法器和该错误检测和校正电路，设计功率门控电路，该功率门控电路用于根据预设的计算精度阈值开启或关闭该错误检测和校正电路。

其中一个实施例提供的方法，还包括：使用行波进位加法器执行最终累加计算，获得该近似4位乘法器最终乘积的高4位的数值。

其中一个实施例提供的方法，还包括：使用1个精确N/2位Dadda树形乘法器组成N位乘数的高N/2位和N位被乘数的高N/2位相乘的精确最终乘积的计算电路。

使用3个近似N/2位乘法器组成该乘数和该被乘数的其他位相乘的近似最终乘积的计算电路，其中，N＝2^k，k＝3，4，5……。

一种近似乘法器，其特征在于包括：