[发明专利]半导体基板及其形成方法

说明书

一种半导体基板及其形成方法，该半导体基板包含低阻值基板、高阻值基板以及外延层。低阻值基板具有介于0.0001～1 Ohm‑cm的第一阻值。高阻值基板设置于低阻值基板上，且直接接触低阻值基板。高阻值基板具有介于1～10000 Ohm‑cm的第二阻值。外延层设置于高阻值基板上。由于高阻值基板厚度较薄，故外延层对高阻值基板造成的应力也较小。低阻值基板具有高机械强度，故能够抵抗外延层造成的应力，可以提升外延层的品质以及减少外延层差排所造成的应力，因此，半导体基板具有不易翘曲的特性。

技术领域

本公开涉及一种半导体基板及一种形成半导体基板的方法。

背景技术

随着半导体集成电路(Integrated Circuit,IC)产业的进步，制造者需要在制程上进行优化与改良，以生产尺寸更小且性能更好的产品。在半导体制程中，基板性能的优劣会影响后续的制造流程及IC产品的品质。举例来说，绝缘层上覆硅(Silicon onInsulator,SOI)基板具有减少漏电流、提高饱和电流及消耗功率低等优点，而被广泛研究与应用。

在使用硅基板生长外延层来形成半导体基板的制程技术中，可能会因为外延层的晶格缺陷，从而使应力集中于硅基板上，当应力释放时会使外延层产生差排，从而使硅基板变形或扭曲，甚至是断裂。另外，外延层与硅基板的晶格常数差异大，且外延层与硅基板的热膨胀系数亦差异大，因此容易造成半导体基板翘曲，且使外延层品质不佳。

鉴于上述，目前亟需一种可以解决上述问题的半导体基板及形成此半导体基板的方法。

发明内容

本公开内容提供了一种半导体基板，包含低阻值基板、高阻值基板以及外延层。低阻值基板具有介于0.0001～1Ohm-cm的第一阻值；高阻值基板设置于低阻值基板上，且直接接触低阻值基板，高阻值基板具有介于1～10000Ohm-cm的第二阻值；外延层，设置于高阻值基板上。

在一些实施方式中，低阻值基板为超重掺芯片。

在一些实施方式中，低阻值基板的材料包括硼、磷、砷、锑或其组合。

在一些实施方式中，外延层包括氮化镓、磷化镓、砷化镓、磷化铟、磷化铟镓、锑化铟镓或其组合。

在一些实施方式中，高阻值基板具有介于10nm～10μm的厚度。

本公开内容提供了一种形成半导体基板的方法，其包含以下步骤。接收复合基板，复合基板包括低阻值基板及高阻值基板，高阻值基板设置于低阻值基板上，其中低阻值基板具有介于0.0001～1Ohm-cm的第一阻值，高阻值基板具有介于1～10000Ohm-cm的第二阻值。形成外延层于高阻值基板上。

在一些实施方式中，接收复合基板包括以下操作。将低阻值基板与高阻值基板接合，以及薄化高阻值基板。

在一些实施方式中，高阻值基板具有介于10nm～10μm的厚度。

应该理解的是，前述的一般性描述和下列具体说明仅仅是示例性和解释性的，并旨在提供所要求的本发明的进一步说明。

附图说明

当结合附图进行阅读时，本公开内容的详细描述将能被充分地理解。应注意，根据业界标准实务，各特征并非按比例绘制且仅用于图示目的。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。

图1是根据本公开内容一些实施方式所示出的一种形成半导体基板的方法。

图2至图4是根据本公开内容一些实施方式所示出的半导体基板在不同形成阶段中的剖面示意图。

其中，附图标记说明如下：

100：方法

110：操作

120：操作