[发明专利]半导体结构及其制备方法有效

专利信息
申请号: 202010490260.7 申请日: 2020-06-02
公开(公告)号: CN111769116B 公开(公告)日: 2021-08-13
发明(设计)人: 张坤;吴林春;周文犀;夏志良 申请(专利权)人: 长江存储科技有限责任公司
主分类号: H01L27/11568 分类号: H01L27/11568;H01L27/11582
代理公司: 北京汉之知识产权代理事务所(普通合伙) 11479 代理人: 高园园
地址: 430074 湖北省武*** 国省代码: 湖北;42
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摘要:
搜索关键词: 半导体 结构 及其 制备 方法
【权利要求书】:

1.一种半导体结构的制备方法,其特征在于,所述制备方法包括如下步骤:

提供第一半导体衬底;

于所述第一半导体衬底上形成叠层结构,所述叠层结构包括接触牺牲层及位于所述接触牺牲层上的栅极叠层,所述栅极叠层包括若干层交替堆叠的牺牲层和介质层;

于所述叠层结构中形成沟道结构,所述沟道结构包括沟道层和位于所述沟道层外侧的功能结构层,所述沟道结构贯穿所述叠层结构并延伸至所述第一半导体衬底中;

于所述栅极叠层中形成栅极隔槽,所述栅极隔槽显露所述接触牺牲层;

于所述栅极隔槽的侧壁及底部形成隔槽间隔层,且所述隔槽间隔层的底部形成有显露所述接触牺牲层的底部开口;

基于所述底部开口去除所述接触牺牲层,以于所述第一半导体衬底与所述栅极叠层之间形成层间间隙;

去除所述隔槽间隔层,并同时去除所述层间间隙显露的所述功能结构层,以显露与所述层间间隙所对应部分的所述沟道层;以及

于所述层间间隙中填充半导体材料形成覆盖显露的所述沟道层的掺杂半导体层;

所述叠层结构的端部形成有若干层台阶,所述制备方法还包括:

于所述第一半导体衬底和叠层结构上形成绝缘层;

形成穿过所述绝缘层和所述台阶直至与所述掺杂半导体层接触的第二导电接触结构,其中,所述掺杂半导体层与所述沟道层显露在所述层间间隙中的部分进行电连接,实现所述掺杂半导体层与所述沟道层的电连接,基于所述第二导电接触结构进行电性引出。

2.根据权利要求1所述的半导体结构的制备方法,其特征在于,形成掺杂半导体层后包括:

基于所述栅极隔槽去除所述牺牲层,并于所述牺牲层对应的位置形成栅极结构层;

于所述栅极隔槽中填充绝缘材料形成隔离结构。

3.根据权利要求1所述的半导体结构的制备方法,其特征在于,所述沟道层包括底部和位于所述底部上方的侧部,所述底部的上表面凸出于所述接触牺牲层的上表面。

4.根据权利要求1所述的半导体结构的制备方法,其特征在于,所述功能结构层的材料与所述隔槽间隔层的材料相同,采用湿法刻蚀的工艺去除所述隔槽间隔层并同时去除所述层间间隙显露的所述功能结构层。

5.根据权利要求1所述的半导体结构的制备方法,其特征在于,形成所述叠层结构之前还包括:对所述第一半导体衬底进行离子注入形成第一阱区;和/或,所述制备方法还包括:于所述第一半导体衬底远离所述掺杂半导体层的一侧进行离子注入形成第二阱区。

6.根据权利要求2所述的半导体结构的制备方法,其特征在于,所述制备方法还包括:形成穿过所述绝缘层与所述栅极叠层中每一所述栅极结构层电连接的第一导电接触结构;于所述沟道结构上形成与所述沟道层电连接的第三导电接触结构。

7.根据权利要求6所述的半导体结构的制备方法,其特征在于,所述第一半导体衬底包含相邻的核心区及外围区,所述制备方法还包括:于所述外围区上形成穿过所述绝缘层与所述第一半导体衬底接触的第四导电接触结构,所述叠层结构形成于所述核心区上并与所述第四导电接触结构间具有间距,其中,所述第四导电接触结构与所述第一导电接触结构、所述第二导电接触结构及所述第三导电接触结构基于同一工艺步骤制备。

8.根据权利要求7所述的半导体结构的制备方法,其特征在于,所述制备方法还包括:

于所述第一半导体衬底远离所述叠层结构的一侧形成有绝缘层;

于所述绝缘层中形成第一引出焊盘结构,所述第一引出焊盘结构穿过所述绝缘层及所述第一半导体衬底与所述第四导电接触结构电连接。

9.根据权利要求1-8中任意一项所述的半导体结构的制备方法,其特征在于,还包括:

提供第二基底,所述第二基底包括第二半导体衬底、形成在所述第二半导体衬底上的绝缘介质层、形成在所述绝缘介质层中的功能器件以及形成在所述绝缘介质层上的金属接触端;所述第二基底通过所述金属接触端与所述第一半导体衬底上的功能结构电连接,并显露所述第一半导体衬底及所述第二半导体衬底的背面。

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