[发明专利]半导体结构及其制备方法

说明书

本发明提供一种半导体结构及其制备方法，制备方法包括：提供第一半导体衬底，形成接触牺牲层及栅极底层，形成沟道结构，形成栅极隔槽及具有底部开口的隔槽间隔层，去除接触牺牲层及功能结构层显露沟道层，形成掺杂半导体层。本发明的半导体结构及其制备方法，基于栅极隔槽去除接触牺牲层形成层间间隙，并基于层间间隙去除功能结构层以显露底部外延层，再沉积形成掺杂半导体层，同时实现了底部外延层的电性引出，降低了核心区的面积，从而可以在栅极隔槽中填充绝缘材料形成绝缘填充层，解决了在栅极隔槽中填充金属导电材料所导致的栅极字线与共源线之间的漏电问题，并解决二者之间形成寄生电容的问题。本发明还在器件结构制备中实现了焊盘的加倍。

技术领域

本发明属于集成电路制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如，3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。然而，现有三维存储器结构中，往往存在器件核心区占用面积较大的问题，器件制备中栅极字线与共源线之间的漏电及寄生电容(WL-ACS Leakage and capacitor)等问题都难以有效解决，影响器件性能及制备。

因此，如何提供一种半导体结构及其制备方法以解决现有技术中的上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中器件结构制备核心区占用面积较大、栅极字线与共源线之间存在漏电及寄生电容等问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述制备方法包括如下步骤：

提供第一半导体衬底；

于所述第一半导体衬底上形成叠层结构，所述叠层结构包括接触牺牲层及位于所述接触牺牲层上的栅极叠层，所述栅极叠层包括若干层交替堆叠的牺牲层和介质层；

于所述叠层结构中形成沟道结构，所述沟道结构包括沟道层和位于所述沟道层外侧的功能结构层，所述沟道结构贯穿所述叠层结构并延伸至所述第一半导体衬底中；

于所述栅极叠层中形成栅极隔槽，所述栅极隔槽显露所述接触牺牲层；

于所述栅极隔槽的侧壁及底部形成隔槽间隔层，且所述隔槽间隔层的底部形成有显露所述接触牺牲层的底部开口；

基于所述底部开口去除所述接触牺牲层，以于所述第一半导体衬底与所述栅极叠层之间形成层间间隙；

去除所述隔槽间隔层，并同时去除所述层间间隙显露的所述功能结构层，以显露与所述层间间隙所对应部分的所述沟道层；以及

于所述层间间隙中填充半导体材料形成覆盖显露的所述沟道层的掺杂半导体层。

可选地，形成掺杂半导体层后包括：

基于所述栅极隔槽去除所述牺牲层，并于所述牺牲层对应的位置形成栅极层；

于所述栅极隔槽中填充绝缘材料形成隔离结构。

可选地，所述沟道层包括底部和位于所述底部上方的侧部，所述底部的上表面凸出于所述接触牺牲层的上表面。

可选地，所述功能结构层的材料与所述隔槽间隔层的材料相同，采用湿法刻蚀的工艺去除所述隔槽间隔层并同时去除所述层间间隙显露的所述功能结构层。

可选地，形成所述叠层结构之前还包括：对所述第一半导体衬底进行离子注入形成第一阱区。