[发明专利]具有极高度均一性夹断/临界电压的门极沉降假晶高电子迁移率晶体管

说明书

一种门极沉降假晶高电子迁移率晶体管，包括一化合物半导体基板及形成于其上的一外延结构。该外延结构依序包括一缓冲层、一通道层、一肖特基层和一第一覆盖层。该肖特基层从下到上包括至少两个半导体材料的层叠区域，其中两相邻层叠区域之每一者与另一者之材料不同，且两者之间设有一层叠区域结。在该肖特基层任两相邻层叠区域中，由AlGaAs为基底的半导体材料构成的层叠区域与由InGaP为基底的半导体材料构成的另一层叠区域交替层叠。一门极沉降区域位于一门极电极的一第一门极金属层下方，且该门极沉降区域之底边界位于该肖特基层层叠区域其中一结层。

技术领域

本发明系有关一种假晶高电子迁移率晶体管(pseudomorphichigh electronmobility transistors,pHEMTs)，尤指一种整片晶圆中或不同晶圆间本质上具有极高度均一性夹断(pinch-off)或临界电压的门极沉降假晶高电子迁移率晶体管。

背景技术

门极沉降或门极埋入(buried)技术已广泛用于实现增强型(enhanchment-mode/E-mode)假晶高电子迁移率晶体管(以下简称为pHEMT)，增强型pHEMT之夹断电压或临界电压(以下使用夹断电压)为正值，这是因为门极至通道之间的距离缩短所致。当晶体管外延(epitaxy)结构及制程被适当地设计时，门极沉降技术的运用应包括但不该仅限于增强型pHEMT。门极沉降技术要求精细地控制热处理制程的温度及时间，以确保第一沉积的门极金属能均匀且全面性地扩散进入肖特基能障层。因此，对整片晶圆中或不同晶圆间，门极沉降pHEMT具有高度一致的夹断电压，是本领域中最主要的需求。

图1绘示了一现有门极沉降pHEMT的结构截面示意图。所述现有门极沉降pHEMT9包括一化合物半导体基板90、一外延结构900、一源极电极96、一漏极电极97和一门极电极95。形成于化合物半导体基板90上的外延结构900包括一缓冲层91、一通道层92、一载子供应层93、一肖特基能障层94和一第一覆盖层901。缓冲层91形成于化合物半导体基板90上。通道层92形成于缓冲层91上。载子供应层93形成于通道层92上。肖特基能障层94形成于载子供应层93上。第一覆盖层901形成于肖特基能障层94上。源极电极96形成于第一覆盖层901之一端上。漏极电极97形成于第一覆盖层901之另一端上。一门极凹槽98系位于源极电极96和漏极电极97之间，其中门极凹槽98的一凹槽底部940系由肖特基层94定义。门极电极95包括一第一门极金属层950，其上覆盖至少一第二门极金属层951。门极电极95在门极凹槽98内形成于肖特基能障层94上，其中门极电极95的第一门极金属层950形成于肖特基能障层94上。经过适当的热处理，在门极电极95的第一门极金属层950下方的肖特基能障层94中观察到一门极沉降区域99。而通道层92与门极沉降区域99的底边界间的距离明确决定一个pHEMT的夹断电压。

图1所示之现有门极沉降pHEMT 9在几个层面是会有问题的。在这种结构中，欲将门极沉降区域99的底边界完美地控制在肖特基能障层94中特定的狭窄区域内并非易事。这个事实可归因于整片晶圆中或不同晶圆间的第一门极金属层950的厚度不一致，以及热处理的温度和时间的不一致。这些不良效应使得整片晶圆中晶体管的夹断电压产生高度差异，导致整片晶圆的晶体管夹断电压之标准差值骤升。图2A显示现有门极沉降pHEMT在48片不同晶圆(每片晶圆25个晶体管)的夹断电压分布图。如图2A所示，现有门极沉降pHEMT的整体标准差(从1,200个资料计算出)及平均标准差(先个别计算出每片晶圆的标准差后再取其平均值)超过本发明之门极沉降pHEMT的两倍以上，如图2B所示。

因此，需要一个新的设计来避免上述缺点。最重要的是，本发明不仅限于增强型pHEMT，亦可延伸到恒开(normally-on)/空乏型(depletion-mode/D-mode)pHEMT。

发明内容