[发明专利]稳健软容错多位D触发器电路

权利要求书

1.一种装置，包括：

一组数据输入；

第一时钟，具有第一时钟信号；

第二时钟，具有不同于所述第一时钟信号的第二时钟信号；

第一组存储元件，耦接到所述一组数据输入并耦接到所述第一时钟；

第二组存储元件，耦接到所述一组数据输入并耦接到所述第二时钟；

第一奇偶发生器，耦接到所述一组数据输入；

第二奇偶发生器，耦接到所述第一组存储元件；以及

误差校正单元，耦接到所述第一奇偶发生器和所述第二奇偶发生器。

2.根据权利要求1所述的装置，包括：

奇偶存储元件，耦接在所述第一奇偶发生器与所述误差校正单元之间。

3.根据权利要求2所述的装置，包括：

延迟单元，耦接在所述第一奇偶发生器与所述奇偶存储元件之间。

4.根据权利要求2所述的装置，其中所述奇偶存储元件被耦接到所述第一时钟。

5.根据权利要求1所述的装置，包括：

一组输出选择单元，耦接到所述第一组存储元件并耦接到所述第二组存储元件。

6.根据权利要求5所述的装置，其中所述一组输出选择单元响应于来自所述误差校正单元的信号，输出所述第一组存储元件的第一输出或所述第二组存储元件的第二输出。

7.根据权利要求1所述的装置，其中所述第一组存储元件中的每个存储元件包括重置输入，并且所述第二组存储元件中的每个存储元件包括重置输入，所述装置包括：

第一重置路径，耦接到所述第一组存储元件的所述重置输入用于提供重置信号；以及

第二重置线，连接到所述第二组存储元件的所述重置输入用于单独提供所述重置信号。

8.根据权利要求7所述的装置，包括：

奇偶存储元件，耦接在所述第一奇偶发生器与所述误差校正单元之间并具有重置输入，其中所述第一重置路径被耦接到所述奇偶存储元件的所述重置输入。

9.根据权利要求1所述的装置，其中所述第一组存储元件中的每个存储元件包括时钟信号输入，所述装置包括：

一组毛刺滤波器，每个毛刺滤波器具有耦接到所述第一组存储元件中的每个存储元件的所述时钟信号输入的滤波器输出，并且每个毛刺滤波器具有耦接到所述第一时钟的滤波器输入。

10.一种电路，包括：

一组数据输入；

第一组存储元件，所述第一组存储元件在一组第一定义的时钟事件处接收来自所述一组数据输入的第一数据；

第二组存储元件，所述第二组存储元件在一组第二定义的时钟事件处接收来自所述一组数据输入的第二数据；以及

误差校正单元，所述误差校正单元：

执行来自所述一组数据输入的输入数据的时间延迟的第一奇偶校验与所述第一数据的第二奇偶校验之间的比较，

基于所述比较的结果来确定误差条件的发生，

基于所确定的误差条件来控制所述电路的操作特性，以及

基于所述比较输出所述第一数据或所述第二数据。

11.根据权利要求10所述的电路，其中所述误差校正单元基于所述电路的误差率来确定所述误差条件的发生，并且基于所确定的误差条件的发生来控制所述一组第一定义的时钟事件和所述一组第二定义的时钟事件中的至少一组时间。

12.根据权利要求10所述的电路，其中所述误差校正单元基于所述电路的误差率来确定所述误差条件，并且基于所确定的误差条件来控制所述第一组存储元件和所述第二组存储元件中的至少一组存储元件的功率特性。