[发明专利]稳健软容错多位D触发器电路

说明书

本公开涉及稳健软容错多位D触发器电路。提供一种电路及其操作方法，用于针对软误差的稳健保护。该电路包括第一组存储元件，该第一组存储元件耦接到并被配置为在第一组时间对一组数据输入进行采样。该电路包括第二组存储元件，该第二组存储元件耦接到并被配置为在第二组时间对该组数据输入进行采样。第一奇偶发生器为该组数据输入生成第一奇偶校验，并且第二奇偶发生器为第一组存储元件的输出生成第二奇偶校验。误差校正单元比较第一奇偶校验和第二奇偶校验，以检测电路中误差条件的发生。误差校正单元可以由于所检测到的误差条件来控制电路的输出或操作特性。

技术领域

本公开涉及顺序存储电路，并且更具体地，涉及软容错顺序存储电路。

背景技术

单粒子效应(Single Event Effects，SEE)(其为电气电路的电中断)可以由穿过电路中的敏感节点的粒子(例如，离子、质子)引起。由于纳米级技术的发展，近年来SEE粒子对硅的冲击已经成为器件故障和失灵的主要原因。在航空航天和医疗应用中，例如，在电子组件的单个故障可能对人类生命造成灾难性影响的情况下，必须不惜一切代价避免这种故障。即使在诸如运输和电信的不太敏感的技术领域，电子组件的故障也可能造成巨大的经济损失。

SEE可以分为至少两类：单粒子翻转(Single Event Upsets，SEU)和单粒子瞬态(Single Event Transients，SET)。在SEU中，当顺序元件中的存储值被改变为粒子冲击时，可能发生失灵或故障。在SET中，当由于组合路径中的转换延迟，不正确的值被锁存或存储到顺序元件中时，可能发生失灵或故障。

已经开发了旨在改进针对辐射和粒子冲击的耐受性的电路设计，大多数电路设计聚焦于实现器件的冗余。工业中采用的流行方法包括双互锁存储单元(DICE)、三模块冗余(TMR)和双模块冗余(DMR)等。在这些方法中，TMR设计示出一些有前途的针对冲击的耐受性；然而，迄今为止，针对SET和SEU两者稳健的电路设计使开发人员望而却步。TMR设计在某种程度上对SEU是容忍的，但是无法提供针对由于SET引起的失灵或故障的保护。

此外，现有的设计牺牲了成本和性能以获得稳健。例如，TMR设计具有高成本和功率要求，而当与至少一些其他配置相比时，这种TMR设计的性能受到限制。设计对SEU和SET两者稳健并且具有高性能和低成本特性的电路已经被证明是一个困难的挑战。

发明内容

本公开包括一种逻辑电路的实施例，该逻辑电路对许多类型的SEE及其效应是稳健的。该逻辑电路具有第一组存储元件和第二组存储元件，该第一组存储元件根据第一时钟信号对来自一组数据输入的数据进行采样，该第二组存储元件根据不同于第一时钟信号的第二时钟信号对来自一组数据输入的数据进行采样。该逻辑电路还包括第一奇偶发生器和第二奇偶发生器，该第一奇偶发生器基于来自该组数据输入的数据生成第一奇偶校验，该第二奇偶发生器基于来自第一组存储元件的输出生成第二奇偶校验。误差校正单元基于第一奇偶校验与第二奇偶校验之间的比较来控制来自逻辑电路的输出。在一些实施例中，误差校正单元可以基于在逻辑电路中所检测到的一组误差来调整逻辑电路的操作特性。

在从该组数据输入采样数据的第一时间与误差校正单元接收第一奇偶校验的第二时间之间提供时间延迟。由于时间延迟，第一奇偶校验对应于在先前时间的该组数据输入上的数据的状态。误差校正单元可以基于第一奇偶校验与第二奇偶校验之间的差异来确定误差条件的发生。由于时间延迟，误差校正单元可以检测到一种以上的SEE，并且因此逻辑电路比先前实现的电路更稳健。在一些实施例中，时间延迟可以被选择性地调整以调整用于检测误差的时序窗口。本公开还包括实现逻辑电路的系统的实施例，以及逻辑电路的操作方法。