[发明专利]存储设备及操作该存储设备的方法在审
申请号: | 202010518087.7 | 申请日: | 2020-06-09 |
公开(公告)号: | CN112542201A | 公开(公告)日: | 2021-03-23 |
发明(设计)人: | 柳载悳;金真怜 | 申请(专利权)人: | 三星电子株式会社 |
主分类号: | G11C29/42 | 分类号: | G11C29/42;G11C16/06 |
代理公司: | 北京市立方律师事务所 11330 | 代理人: | 李娜 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 存储 设备 操作 方法 | ||
1.一种存储设备,包括:
第一非易失性存储器芯片;
第二非易失性存储器芯片;以及
控制器,其中,所述控制器包括:
处理器,用于执行加载到片上存储器的闪存转换层;
纠错码引擎,用于在所述处理器的控制下生成数据的第一奇偶校验位,并且选择性地生成所述数据的第二奇偶校验位;和
非易失性存储器接口电路,用于向所述第一非易失性存储器芯片发送所述数据和所述第一奇偶校验位,并且选择性地向所述第二非易失性存储器芯片发送选择性地生成的所述第二奇偶校验位。
2.根据权利要求1所述的存储设备,其中,所述处理器用于检查所述第一非易失性存储器芯片的存储所述数据的存储单元的编程擦除循环,并且依据所述编程擦除循环来确定是否生成所述第二奇偶校验位。
3.根据权利要求2所述的存储设备,其中,所述处理器用于依据所述编程擦除循环来确定所述第二奇偶校验位的大小。
4.根据权利要求1所述的存储设备,其中,所述纠错码引擎用于:当未生成所述第二奇偶检验位时,通过使用所述第一奇偶校验位对所述数据执行第一纠错码解码操作,而当生成所述第二奇偶校验位时,通过使用所述第一奇偶校验位和所述第二奇偶校验位二者对所述数据执行第二纠错码解码操作。
5.根据权利要求1所述的存储设备,其中,
所述第一非易失性存储器芯片包括存储所述数据和所述第一奇偶校验位的第一区域,
所述第二非易失性存储器芯片包括第二区域,在生成所述第二奇偶校验位时所述第二区域存储所述第二奇偶校验位,
当未生成所述第二奇偶校验位时,所述处理器用于将所述第二区域设置为第三区域,所述第三区域是不被外部设备访问的区域或者存储有与所述数据不同的数据的区域。
6.根据权利要求5所述的存储设备,其中,所述第三区域用于垃圾收集、用作预留区域、用于存储所述闪存转换层的元数据、或者用于存储固件。
7.根据权利要求1所述的存储设备,其中,所述第二非易失性存储器芯片的存储单元的最大编程擦除循环大于所述第一非易失性存储器芯片的存储单元的最大编程擦除循环。
8.根据权利要求1所述的存储设备,其中,所述第二非易失性存储器芯片的数据输入/输出速度比所述第一非易失性存储器芯片的数据输入/输出速度快,并且所述第二非易失性存储器芯片的数据输入/输出单位小于所述第一非易失性存储器芯片的数据输入/输出单位。
9.根据权利要求1所述的存储设备,其中,所述第一非易失性存储器芯片的存储单元中存储的位的数目大于所述第二非易失性存储器芯片的存储单元中存储的位的数目。
10.根据权利要求1所述的存储设备,其中,所述第一非易失性存储器芯片是NAND闪存芯片,所述第二非易失性存储器芯片是PRAM芯片。
11.一种存储设备,包括:
第一非易失性存储器芯片;
第二非易失性存储器芯片;以及
包括处理器和纠错码引擎的控制器,其中,
所述纠错码引擎用于在所述处理器的控制下,生成要存储在所述第一非易失性存储器芯片中的数据的第一奇偶校验位,并且选择性地生成所述数据的第二奇偶校验位,并且
所述处理器在所述第二非易失性存储器芯片中选择性地分配将要存储选择性地生成的所述第二奇偶校验位的区域。
12.根据权利要求11所述的存储设备,其中,所述处理器用于:依据所述第一非易失性存储器芯片的存储单元的编程擦除循环,来确定是否生成所述第二奇偶校验位以及是否分配存储所述第二奇偶校验位的所述区域。
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