[发明专利]具有沉积的半导体插塞的三维存储器件及其形成方法

说明书

提供了3D存储器件和用于形成所述3D存储器件的制造方法的实施例。一种3D存储器件包括衬底、存储叠层和存储器串。所述存储叠层包括所述衬底上的多个交错导体层和电介质层。所述存储器串垂直延伸穿过所述存储叠层。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。

本申请为分案申请，其原申请是2019年5月29日进入中国国家阶段、国际申请日为2019年4月12日的国际专利申请PCT/CN2019/082460，该原申请的中国国家申请号是201980000740.6，发明名称为“具有沉积的半导体插塞的三维存储器件及其形成方法”。

背景技术

本公开的实施例涉及三维(3D)存储器件及其制造方法。

通过改进工艺技术、电路设计、程序设计算法和制造工艺使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面加工和制造技术变得更具挑战性，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。

3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及外围器件，所述外围器件用于控制至存储器阵列的信号以及控制来自存储器阵列的信号。

发明内容

文中公开了具有沉积的半导体插塞的3D存储器件及其形成方法的实施例。

在一个示例中，一种3D存储器件包括衬底、存储叠层和存储器串。所述存储叠层包括所述衬底上的多个交错导体层和电介质层。所述存储器串垂直延伸穿过存储叠层。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。

在另一示例中，一种3D存储器件包括衬底、存储堆叠体和存储器串。所述存储堆叠体包括所述衬底之上的多个存储叠层，每一存储叠层包括多个交错导体层和电介质层。所述存储器串包括垂直延伸穿过所述存储堆叠体的多个存储器子串，每一存储叠层具有各自的存储器子串。所述多个交错导体层和电介质层的底部导体层可以与所述存储器串相交并与之接触。

在又一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底之上形成底部牺牲层。在底部牺牲层之上形成具有多个交错牺牲层和电介质层的电介质叠层。然后，形成延伸穿过所述电介质叠层和底部牺牲层并接触所述衬底的存储器串。形成延伸穿过电介质叠层和底部牺牲层以接触衬底的支撑柱。此外，在所述电介质叠层和衬底之间利用底部电介质层替代所述底部牺牲层。之后，形成穿过所述电介质叠层延伸到衬底中的源极结构。

在再一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底之上形成底部牺牲层。在所述底部牺牲层之上形成具有多个第一交错牺牲层和电介质层的第一电介质叠层。形成延伸穿过所述第一电介质叠层和底部牺牲层并接触衬底的第一存储器串。之后，在所述第一电介质叠层之上形成具有多个第二交错牺牲层和电介质层的第二电介质叠层。形成延伸穿过所述第二电介质叠层并且与所述第一存储器串导电连接的第二存储器串。在所述第一电介质叠层和衬底之间利用底部电介质层替代所述底部牺牲层。之后，利用多个导体替代所述多个第一牺牲层和第二牺牲层，以形成第一存储叠层和第二存储叠层。形成穿过所述第一存储叠层和第二存储叠层延伸到衬底中的源极结构。

附图说明

被并入本文并形成说明书的一部分的附图示出了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

图1示出了根据本公开的一些实施例的示例性3D存储器件的截面图。

图2A–2I示出了根据本公开的一些实施例处于示例性制造过程的各个阶段的示例性3D存储器件的截面图。

图3示出了根据本公开的一些实施例用于形成存储器串的示例性制造过程。

图4A–4B均示出了根据本公开的一些实施例用于形成3D存储器件的示例性方法的流程图。