[发明专利]延迟锁相回路装置及其更新方法

权利要求书

1.一种延迟锁相回路装置，适用于内存装置，其特征在于，所述延迟锁相回路装置包括：

延迟锁相回路，经配置以依据致能信号被致能后接收输入时钟，并且对所述输入时钟进行延迟以提供延迟时钟；以及

更新电路，包括：

旗标产生电路，经配置以基于默认时间区间提供更新旗标；以及

致能电路，耦接于所述旗标产生电路以及所述延迟锁相回路，经配置以依据所述更新旗标以将致能信号触发至第一逻辑电平，并在预设时间区间结束前将所述致能信号由所述第一逻辑电平转态至第二逻辑电平，

其中所述预设时间区间小于所述内存装置的刷新周期。

2.根据权利要求1所述的延迟锁相回路装置，其特征在于，所述旗标产生电路包括：

振荡器，经配置以提供内部时钟；以及

除频器，耦接于所述振荡器以及所述致能电路，经配置以对所述内部时钟进行除频以使所述内部时钟的周期大致上等于所述预设时间区间，藉以将所述内部时钟转换为所述更新旗标。

3.根据权利要求1所述的延迟锁相回路装置，其特征在于，所述致能电路包括：

串联耦接的N个正反器，其中所述N个正反器中的第一级正反器的数据输入端经配置以接收所述更新旗标，所述N个正反器的设定输入端分别接收所述输入时钟，通过在所述预设时间区间中的第N次输入时钟触发所述致能信号，其中N是大于1的整数；以及

计数器，耦接于所述N个正反器中的第N级正反器的输出端，经配置以在接收到所述致能信号时维持所述致能信号于所述第一逻辑电平，并对所述输入时钟的次数进行计数，

其中当所述输入时钟的次数达到预设次数时，所述计数器将所述致能信号由所述第一逻辑电平转态至所述第二逻辑电平。

4.根据权利要求1所述的延迟锁相回路装置，其特征在于，所述致能电路包括：

更新指令产生器，经配置以在接收到所述更新旗标后，反应于所述内存装置的外部命令产生更新指令；以及

串联耦接的N个第一正反器，其中所述N个第一正反器中的第一级正反器的数据输入端经配置以接收所述更新指令，所述N个第一正反器的设定输入端分别接收所述输入时钟，藉以在所述更新指令被产生时的第N次输入时钟触发所述致能信号，其中N是大于1的整数。

5.根据权利要求4所述的延迟锁相回路装置，其特征在于，所述更新指令产生器包括：

第一触发器，经配置以接收所述更新旗标，反应于所述更新旗目标上升沿将位于所述第一触发器的输出端的逻辑电平触发至所述第一逻辑电平，并依据重置信号将位于所述第一触发器的输出端的逻辑电平由所述第一逻辑电平转态至所述第二逻辑电平；以及

第二触发器，经配置以在所述第一触发器的输出端的逻辑电平为所述第一逻辑电平的情况下，反应于所述致能指令的上升沿触发所述更新指令，并依据所述重置信号重置所述更新指令。

6.根据权利要求5所述的延迟锁相回路装置，其特征在于，所述致能电路还包括：

计数器，耦接于所述N个第一正反器中的第N级第一正反器的输出端，经配置以在接收到所述致能信号时维持所述致能信号于所述第一逻辑电平，并对所述输入时钟的次数进行计数，

其中当所述输入时钟的次数达到第一预设次数时，所述计数器产生所述重置信号，

其中当所述输入时钟的次数达到第二预设次数时，所述计数器将所述致能信号由所述第一逻辑电平转态至第二逻辑电平，

其中所述第二预设次数大于所述第一预设次数。

7.根据权利要求4所述的延迟锁相回路装置，其特征在于：

所述更新指令产生器还反应于所述内存装置的另一外部命令产生所述结束指令，

所述更新指令产生器包括：

第一触发器，经配置以接收所述更新旗标，反应于所述更新旗目标上升沿将位于所述第一触发器的输出端的逻辑电平触发至所述第一逻辑电平，并依据重置信号将位于所述第一触发器的输出端的逻辑电平由所述第一逻辑电平转态至所述第二逻辑电平；以及

第二触发器，经配置以在所述第一触发器的输出端的逻辑电平为所述第一逻辑电平的情况下，反应于所述致能指令的上升沿触发所述更新指令，并依据所述结束指令重置所述更新指令。