[发明专利]延迟锁相回路装置及其更新方法

说明书

本发明提供一种延迟锁相回路装置以及用于延迟锁相回路的更新方法。延迟锁相回路装置包括延迟锁相回路以及更新电路。延迟锁相回路依据致能信号被致能，藉以对输入时钟进行延迟以提供延迟时钟。更新电路包括旗标产生电路以及致能电路。旗标产生电路基于预设时间区间提供更新旗标。致能电路依据更新旗标以将致能信号触发至第一逻辑电平，并在预设时间区间结束前将致能信号由第一逻辑电平转态至第二逻辑电平。默认时间区间小于内存的刷新周期。

技术领域

本发明涉及一种延迟锁相回路装置及其更新方法，尤其涉及一种能够降低消耗功率的延迟锁相回路装置及其更新方法。

背景技术

当DRAM温度升高或降低时，延迟锁相回路(Delay Locked Loop，DLL)会更新延迟码以调整内存装置内部的时序。一般来说，延迟锁相回路可通过延迟码进行随时更新，藉以使延迟锁相回路所提供的延迟时钟能够实时地随着温度变化而变化。然而，上述的方案具有很大的消耗功率。

发明内容

本发明提供一种能够降低消耗功率的延迟锁相回路装置及其更新方法。

本发明的延迟锁相回路装置适用于内存装置。延迟锁相回路装置包括延迟锁相回路以及更新电路。延迟锁相回路经配置以依据致能信号被致能后接收输入时钟，并且对输入时钟进行延迟以提供延迟时钟。更新电路包括旗标产生电路以及致能电路。旗标产生电路经配置以基于一默认时间区间提供更新旗标。致能电路耦接于旗标产生电路以及延迟锁相回路。致能电路经配置以依据更新旗标以将致能信号触发至第一逻辑电平，并在预设时间区间结束前将致能信号由第一逻辑电平转态至第二逻辑电平。默认时间区间小于内存装置的刷新周期。

在本发明的对延迟锁相回路进行更新的更新方法适用于内存装置。更新方法包括：基于一预设时间区间提供更新旗标，其中预设时间区间小于内存装置的刷新周期；依据更新旗标以将致能信号触发至第一逻辑电平，并在预设时间区间结束前将致能信号由第一逻辑电平转态至第二逻辑电平；以及依据致能信号致能延迟锁相回路，藉以使延迟锁相回路对输入时钟进行延迟以提供延迟时钟。

基于上述，本发明是基于一预设时间区间提供更新旗标，依据更新旗标以将致能信号触发至第一逻辑电平，并且在预设时间区间结束前将致能信号由第一逻辑电平转态至第二逻辑电平。本发明是在预设时间区间内致能延迟锁相回路。因此，延迟锁相回路是在预设时间区间内才对延迟码进行更新，藉以降低延迟锁相回路的消耗功率。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1是依据本发明一实施例所示出的延迟锁相回路装置的装置示意图；

图2是依据本发明第一实施例所示出的更新电路的电路示意图；

图3是依据本发明第一实施例所示出的信号时序图；

图4是依据本发明第二实施例所示出的更新电路的装置示意图；

图5是依据本发明第二实施例所示出的信号时序图；

图6是依据本发明第三实施例所示出的更新电路的装置示意图；

图7是依据本发明第三实施例所示出的信号时序图；

图8是依据本发明一实施例所示出的更新方法流程图。

附图标号说明

100:延迟锁相回路装置；

110:延迟锁相回路；

120、220、320:更新电路；

121:旗标产生电路；

1211:振荡器；

1212:除频器；