[发明专利]非易失性存储器编程顺序

说明书

一种设备包含非易失性存储器和配置成对所述非易失性存储器进行编程的控制电路。所述控制电路配置成改变编程顺序。在一个方面中，所述控制电路改变从一个时间点到另一时间点对字线进行编程的所述顺序。在一个方面中，所述控制电路使用一种顺序以对一个字线集合进行编程且使用不同顺序以对不同的字线集合进行编程。所述字线集合可以在不同子块、存储器块或存储器裸片中。此类编程顺序差异可改进错误恢复性能。

背景技术

许多电子装置利用嵌入式或以其它方式连接的存储装置。通常，嵌入式或连接的存储装置包含非易失性存储器。主机是指利用存储装置的装置。可将主机连接到存储装置，或可将存储装置嵌入于主机内。主机系统的实例包含智能电话、笔记本电脑、台式计算机、服务器、智能电器、数码相机、摄像机等。

即使在非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保持信息。非易失性存储器的实例包含快闪存储器(例如，NAND型和NOR型快闪存储器)、电可擦除可编程只读存储器(EEPROM)等。使用基于半导体的非易失性存储器的存储装置的一个实例是固态装置(“SSD”)。

由于多种因素，从非易失性存储器回读的数据可能与最初编程的数据不同。存在帮助恢复此类情形的多种技术，包含在写入数据时计算错误校正码(ECC)并在从非易失性存储器读取数据时检查ECC。然而，此类技术可能是费时的且可能不会成功。

附图说明

编号相似的元件在不同图中指代共同组件。

图1A是连接到主机的存储装置的一个实施例的框图。

图1B是前端处理器电路的一个实施例的框图。在一些实施例中，前端处理器电路是控制器的部分。

图1C是后端处理器电路的一个实施例的框图。在一些实施例中，后端处理器电路是控制器的部分。

图1D是存储器封装的一个实施例的框图。

图2是存储器裸片的一个实施例的框图。

图3是描绘非易失性存储器结构的细节的框图。

图4是包括图2的存储器结构326的示例3D配置中的块集合的存储装置的透视图。

图5A描绘图4的包含多个层的BLK0的一部分的示例横截面图。

图5B描绘图4的包含单一层的BLK0的一部分的示例横截面图。

图6描绘图5A的堆叠的区域524的近距视图。

图7A描绘与图5A的两层堆叠一致的3D配置中的子块中的NAND串的示例视图。

图7B描绘表示图7A的存储器单元或选择栅极晶体管中的任一个的示例晶体管。

图8描绘与图5和6到7A一致的BLK0中的控制栅极层。

图9A是存储器单元的数目对比阈值电压的曲线图，其中存储器单元各自存储三个位。

图9B描绘用于四状态存储器装置的阈值电压分布集合的一个实施例，其中每一存储元件存储两个数据位。

图9C是存储器单元的数目对比阈值电压的曲线图，其中每一存储元件存储单一数据位。

图10A描绘进行擦除操作的进程的一个实施例。

图10B是描述编程进程的一个实施例的流程图。

图11A和11B描绘具有粗糙阶段和精细阶段的多阶段编程操作的一个实例。

图12A和12B描绘多阶段编程操作的一个实例，其中将一个位存储在每一存储器单元每一阶段中。

图13是对非易失性存储器进行编程的进程的一个实施例的流程图，其包含改变字线的编程顺序。