[发明专利]半导体结构的形成方法

说明书

一种半导体结构的形成方法，所述方法在形成高K栅介质层之后，直接采用物理气相沉积工艺在栅开口内形成伪金属栅极，可以显著降低界面缺陷电荷密度；在刻蚀去除伪金属栅极之后，对所述高K栅介质层执行沉积后退火，可以抑制后续采用原子层沉积工艺在所述栅开口内形成金属栅极时所导致的界面缺陷电荷密度的增加，进一步降低缺陷电荷密度，显著降低低频噪声，提高所形成的半导体结构的性能，可以提高所形成的半导体结构的性能。

技术领域

本发明涉及半导体集成电路领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，鳍式场效应晶体管因可以大幅度改善电路并减少漏电流而替代平面式的 MOS晶体管。

随着沟道长度的缩小，为抑制短沟效应，提高器件性能，SiO₂栅介质层的厚度(称为栅介质等效氧化层厚度，EOT)需要相应缩小。随着集成电路技术发展，SiO₂栅介质的厚度(EOT)也随之不断缩减。对EOT1nm的SiO₂栅介质层，由于显著的直接隧穿效应导致的不可接受的高泄漏电流和高功耗，无法满足技术的需求。随之，采用高K栅介质层替代传统的SiO₂栅介质材料，可以显著降低栅极泄漏电流。

然而，现有技术形成的半导体结构的性能较差。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，以提高所形成的半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，所述方法包括：

提供基底，所述基底上具有介质层和位于所述介质层中的栅开口；

形成覆盖所述栅开口的底部和侧壁的高K栅介质层；

采用物理气相沉积工艺在所述栅开口内形成伪金属栅极；

去除所述伪金属栅极；

对所述高K栅介质层执行沉积后退火；

采用原子层沉积工艺在所述栅开口内形成金属栅极。

可选地，所述沉积后退火的工艺参数包括：气氛包括NH₃，温度为 300-1000℃，时间为10-600s。

可选地，形成所述栅开口的步骤包括：在所述基底上形成伪栅极结构；在所述基底上形成覆盖所述伪栅极结构的侧壁的介质层；形成所述介质层之后，去除所述伪栅极结构，形成位于所述介质层中的栅开口。

可选地，在采用物理气相沉积工艺在所述栅开口内形成伪金属栅极之后，还包括：

对所述半导体衬底执行高压退火工艺。

可选地，在采用物理气相沉积工艺在所述栅开口内形成伪金属栅极之前，还包括：形成覆盖所述高K栅介质层的伪阻挡层；刻蚀去除所述伪金属栅极之后，还包括刻蚀去除所述伪阻挡层。

可选地，形成所述伪阻挡层的工艺为物理气相沉积工艺。

可选地，所述伪阻挡层材料为氮化钛。

可选地，在所述栅开口内形成金属栅极之前，还包括：形成覆盖所述高K 栅介质层的阻挡层；形成所述阻挡层之后，采用原子层沉积工艺在所述栅开口内形成所述金属栅极。

可选地，高K栅介质层的厚度为0.5nm～5nm。

与现有技术相比，本发明的技术方案具有以下优点：