[发明专利]测试结构，晶圆及测试结构的制作方法

说明书

公开了一种集成电路的测试结构，包括多组第一掺杂指和多组第二掺杂指，其中，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。本申请的集成电路的测试结构，能够检测芯片中不同方向的寄生结的击穿特性，同时能够兼顾遮挡效应带来的影响，从而更好的监测了集成电路制造过程中的复杂性，提高了半导体集成电路的良率和可靠性。

技术领域

本发明涉及集成电路技术领域，特别涉及一种测试结构，测试结构的制作方法，以及晶圆。

背景技术

集成电路的制造需要根据指定的电路布局在特定的衬底面积上形成大量的电路组件。CMOS由于在工作速度和成本效率上都具有较佳的特性，因此在集成电路中形成有数百万个。

闪存(Flash)芯片在进行读写擦操作时需要采用比电源电压高的多的电压(例如闪存芯片可能会使用+11V的正高压和-11V的负高压)，这就导致了闪存芯片中器件内部和/或不同器件之间的隔离要求越来越高，这种要求不仅包括器件本身的设计(针对寄生PN结和寄生BJT (Bipolar Junction Transistor))需要不断提高，也包括测试这些寄生PN 结和寄生BJT的测试结构也需要提高。随着晶体管尺寸的不断微缩，集成电路设计越来越复杂，寄生PN结，寄生BJT以及离子注入的遮挡效应(shadow effect)越来越严重，对测试结构的要求会越来越高。

遮挡效应与离子注入的方向及光刻胶厚度有关,存储器的电路在布图时因空间限制,同样的电路会有不同方向的配置,导致实际集成电路结构中的电性特性会因离子注入的方向不同而有差异,为了监测实际集成电路结构中的电性特性，本发明提供一种半导体集成电路的测试结构能够反应各方向的电路组件的寄生情况和离子注入的遮挡(shadow)效应。

发明内容

鉴于上述问题，本发明的目的在于提供一种测试结构，通过分别沿第一方向和第二方向交叉指型配置的多个测试结，能够检测芯片中不同方向的寄生结的击穿特性，同时能够兼顾遮挡效应带来的影响，从而更好的监测了集成电路制造过程中的复杂性，提高了半导体集成电路的良率和可靠性。

根据本发明的一方面，提供一种测试结构。所述测试结构包括多组第一掺杂指以及多组第二掺杂指。至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。

根据本发明的另一方面，提供一种晶圆。所述晶圆包括芯片阵列和上述测试结构。

根据本发明的又一方面，提供一种测试结构的制作方法。所述方法包括：形成多组第一掺杂指；形成掺杂区域；以及在掺杂区域中形成多组第二掺杂指。其中，所述多组第二掺杂指形成在所述掺杂区域中，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。

本发明提供的半导体集成电路的测试结构，通过分别沿第一方向和第二方向交叉指型配置的多个测试结，能够检测芯片中不同方向的寄生结的击穿特性，同时能够兼顾遮挡效应带来的影响，从而更好的监测了集成电路制造过程中的复杂性，以确保芯片中电路的电性特性都能符合要求，提高了半导体集成电路的良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和图1b为半导体晶圆的示意图；

图2a为芯片中CMOS的剖面图；

图2b为受到遮挡效应影响的CMOS的剖面图；

图3a为本发明实施例一的测试结构的俯视图；