[发明专利]三维存储器及制备方法、电子设备

说明书

本申请提供了三维存储器及制备方法、电子设备。其中，制备方法包括提供衬底，形成覆盖衬底的牺牲层。形成覆盖牺牲层的叠层结构。形成贯穿叠层结构以及牺牲层的NAND串，NAND串包括沟道层、以及设于沟道层周缘的存储器层。形成贯穿叠层结构的栅缝隙。去除牺牲层以形成空隙。去除位于空隙内的部分存储器层，以露出沟道层。在空隙内形成第一半导体材料层，以使第一半导体材料层填充部分空隙。形成覆盖第一半导体材料层的绝缘层，绝缘层设于第一半导体材料层内。形成覆盖绝缘层的替换层。本申请可将在相关技术中在第一半导体材料层上方的底部选择栅极设于半导体材料层内，从而降低底部选择栅极与衬底之间的距离，提高底部选择栅极的电学性能。

技术领域

本申请属于电子产品技术领域，具体涉及三维存储器及制备方法、电子设备。

背景技术

由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，随着三维存储器层数的增多，目前通常会在衬底与叠层结构之间增设半导体材料层从而降低制备插塞时蚀刻NAND串的制备难度。但通过额外增加半导体材料层将会导致增加叠层结构与衬底之间的距离，从而增加底部选择栅极与衬底之间的距离，进而影响底部选择栅极的电学性能，影响三维存储器的质量。

发明内容

鉴于此，本申请第一方面提供了一种三维存储器的制备方法，所述制备方法包括：

提供衬底，形成覆盖所述衬底的牺牲层；

形成覆盖所述牺牲层的叠层结构；

形成贯穿所述叠层结构以及所述牺牲层的NAND串，所述NAND串包括沟道层、以及设于所述沟道层周缘的存储器层；

形成贯穿所述叠层结构的栅缝隙；

去除所述牺牲层以形成空隙；

去除位于所述空隙内的部分所述存储器层，以露出所述沟道层；

在所述空隙内形成第一半导体材料层，以使所述第一半导体材料层填充部分所述空隙；

形成覆盖所述第一半导体材料层的绝缘层，所述绝缘层设于所述第一半导体材料层内；

形成覆盖所述绝缘层的替换层。

本申请第一方面提供的制备方法，通过在空隙形成第一半导体材料层时，仅使第一半导体材料层填充部分所述空隙。再形成覆盖所述第一半导体材料层的绝缘层，所述绝缘层设于所述第一半导体材料层内。随后形成覆盖所述绝缘层的替换层。这样可在第一半导体材料层内再形成一组堆叠对，即绝缘层与替换层。也可以理解为占用原本一整层的第一半导体材料层中的部分空间来增设一个绝缘层与替换层。这样当后续该替换层替换成栅极层后，该栅极层可充当底部选择栅极。所以本申请可将在相关技术中在第一半导体材料层上方的底部选择栅极的位置进行改变，使底部选择栅极(即替换层)设于半导体材料层内，从而降低底部选择栅极与衬底之间的距离，提高底部选择栅极的电学性能，提高三维存储器的质量。

其中，“在所述空隙内形成第一半导体材料层”包括：

在所述衬底靠近所述叠层结构的一侧表面，所述沟道层上，以及所述叠层结构靠近所述衬底的一侧表面均形成第一半导体材料层。

其中，“提供衬底，形成覆盖所述衬底的牺牲层”包括：

提供衬底，所述衬底上设有凹槽；

形成覆盖所述衬底与所述凹槽的牺牲层。

其中，“形成贯穿所述叠层结构的栅缝隙”包括：

形成贯穿所述叠层结构的栅缝隙，并使所述栅缝隙靠近所述衬底的开口与所述叠层结构靠近所述衬底的表面齐平。

其中，“形成贯穿所述叠层结构的栅缝隙”包括：