[发明专利]周界沟槽形成和划界蚀刻去层

说明书

周界沟槽形成和划界蚀刻去层。公开了用于样品制备的装置和方法，适用于多层样品的在线或离线使用。利用离子束技术来提供快速、准确的去层，并在一系列目标层上提供刻蚀停止。一方面，围绕感兴趣区域（ROI）铣削沟槽，并且在内侧壁上形成导电涂覆。由此，在ROI内的中间层与基层之间形成可靠的导电路径，并且消除延伸到ROI外的杂散电流路径，从而在后续蚀刻期间从体电流或散射电流提供了更好质量的蚀刻进度监测。离子束辅助气体蚀刻提供了快速去层，并在目标多晶硅层处提供蚀刻停止。可以实现深层的均匀蚀刻。公开了变型和结果。

相关申请的交叉引用

本申请要求于2019年6月21日提交的美国临时申请第62/865,068号的权益，该美国临时申请的公开内容通过引用整体并入本文。

技术领域

本公开涉及用于评价多层结构的样品制备。

背景技术

与传统的平面电路相比，堆叠式电子电路能够以较小的封装件提供较高的性能。使用了单片技术和管芯堆叠技术；前者可以更紧凑。堆叠的功能层可以相似（如在存储库中），或可以不相似。不相似的层可以采用相似的处理步骤（如对于微处理器和外围逻辑），或可以采用不同的材料或处理步骤（如对于数字电路层和模拟电路层，或对于将电子电路层与光学波导或器件层集成在单个封装件中的电光器件）。

可以促使评价和度量跟上制造业的进步。尽管离子束工具能够提供精确的横向定位，但也可能需要精确的垂直定位。对于在宽的器件区域上均匀地暴露薄目标层（埋设在器件内深处的许多层）来说，可能存在挑战。因此，仍然需要改进的技术来制备用于表征埋层的样品。

发明内容

公开了用于样品制备的方法和装置，其适用于包括但不限于垂直NAND闪存的堆叠式电子电路。在一些示例中，通过围绕感兴趣区域开槽并在暴露的侧表面上涂覆导电材料来在样品层之间建立电流路径。在另外的示例中，通过气体化学和离子束蚀刻的组合来进行去层，这可以在目标层上提供蚀刻停止并且可以在宽的器件面积上均匀地暴露被深埋在器件内的薄目标层。

在第一方面，所公开的技术可以被实施为包括蚀刻机和与蚀刻机耦合的控制器的装置。控制器被配置为通过使蚀刻工具在样品的感兴趣区域（ROI）周围蚀刻沟槽来将样品的ROI与样品的周围区域电隔离。控制器还被配置为通过将导电材料涂覆在沟槽所暴露的ROI的侧表面上来使样品的两层或更多层电耦合。

在一些示例中，蚀刻工具可以包括离子铣削机，其可以产生Ga+或Xe+离子束。可以通过铣削来执行沟槽蚀刻，并且可以作为沟槽铣削的副产物来执行电耦合。沟槽的宽度可以在0.2μm-5μm的范围内。

在另外的示例中，该装置可以包括用于执行电耦合的离子束辅助式涂覆机。可以将沟槽蚀刻至至少样品的导电基层的深度。电耦合层可包括基层和在基层上方的导电层。沟槽的横向内部尺寸可以在5μm -500μm的范围内，或其深度可以在1μm-10μm的范围内。

在第二方面，所公开的技术可以被实施为改善用于对样品的ROI进行离子束去层的信号质量的方法。通过围绕ROI铣削沟槽至至少样品的基层的深度，将ROI与样品的周围区域电隔离。可以将导电材料沉积在由沟槽暴露的ROI的侧表面上。

在一些示例中，样品可以包括：堆叠式电子结构、垂直闪存结构或3D-NAND堆栈。样品层中的至少一层可以是多晶硅层。可以通过离子束铣削来实现电隔离。导电材料的沉积可将基层电耦合至位于基层上方的一个或多个导电层。可以作为离子束铣削的副产物来实现电耦合。在其它示例中，可以通过离子辅助涂布或离子辅助化学气相沉积来实现电耦合。

在另一方面，所公开的技术可以被实施为存储计算机可读指令的计算机可读介质。当由一个或多个处理器执行时，所述计算机可读指令使处理器致动蚀刻机和涂覆机。使蚀刻机在样品的感兴趣区域（ROI）周围蚀刻沟槽，从而将ROI与样品的围绕ROI的区域电隔离。使涂覆机在ROI的侧表面（如由蚀刻的沟槽所暴露）上涂覆导电材料。由此，将样品在ROI内的两层或更多层电耦合。