[发明专利]半导体集成电路以及存储器

说明书

本发明实施例涉及一种半导体集成电路以及存储器，半导体集成电路包括：经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线，所述参考数据线用于提供参考基准信号，还包括：本地读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二数据线之间传输数据；放大模块，用于接收所述第二数据线的数据信号以及所述参考基准信号，对所述第二数据线的数据信号进行放大，所述参考基准信号作为放大所述第二数据线的数据信号的参考基准。本发明实施例能够改善半导体集成电路的电学性能。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体集成电路以及存储器。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多地应用于移动领域，用户对于DRAM速度指标的要求越来越高。

然而，目前的DRAM的读写性能仍有待提高。

发明内容

本发明实施例提供一种半导体集成电路以及存储器，减少数据线数量。

为解决上述问题，本发明实施例提供一种半导体集成电路，经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线，所述参考数据线用于提供参考基准信号，还包括：本地读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二数据线之间传输数据；放大模块，用于接收所述第二数据线的数据信号以及所述参考基准信号，对所述第二数据线的数据信号进行放大，所述参考基准信号作为放大所述第二数据线的数据信号的参考基准。

另外，所述参考数据线具有固定电位。

另外，还包括：参考基准模块，响应于所述读写控制信号中的读取控制信号，向所述参考数据线输出所述参考基准信号，在读操作期间，所述参考基准模块具有放电特性，以使所述参考基准信号的电位逐渐降低。

另外，在所述读操作期间，所述第二数据线由第一电平降低为第二电平的过程中，所述本地读写转换模块具有第一放电速度；在所述读操作期间，所述参考基准模块具有第二放电速度，且所述第二放电速度小于所述第一放电速度。

另外，还包括：用于提供参考控制信号的参考控制线，且所述参考基准模块与所述参考控制线连接，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，向所述参考数据线输出所述参考基准信号。

另外，所述参考基准模块具有第一端口、第二端口、第三端口以及第四端口，所述第一端口接收所述读取控制信号，所述第二端口连接所述参考数据线，所述第三端口接地，所述第四端口接收所述参考控制信号，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，使第二端口与所述第三端口之间放电，以使所述参考数据线的电位逐渐降低。