[发明专利]下字线驱动读辅助电路和版图设计

说明书

本发明公开了一种下字线驱动读辅助电路和版图设计，用于拉低存储器选中的字线的电压，与现有的下字线驱动读辅助电路技术相比，本发明提供的技术方案利用在针对某一存储器的存储单元进行读写操作时，存储阵列中仅有一根字线有效(高电平)，而其他字线电位为低的原理，通过直接将字线分压子模块两端跨接至两个字线，从而实现拉低相应字线的功能，免去每一条字线都要接地电位的设计。通过两根字线共用一个字线分压子模块，能够在实现下字线驱动读辅助电路的功能的同时，节省器件数量、节约版图面积和简化版图布线。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种下字线驱动读辅助电路和版图设计。

背景技术

存储器分为闪存(Flash)、动态随机存储器(DRAM)和静态随机存储器(StaticRandomAccess Memory，SRAM)，其中静态随机存储器(SRAM)以其快速读写及不需要周期性刷新，成为关键性系统存储模块的首选，如CPU与主存之间的高速缓存等。目前，常用的静态随机存储器的存储单元主要采用六晶体管类型，由传输晶体管和下拉晶体管组成，所述传输晶体管的栅极和源极分别电性连接至字线和位线，以通过所述字线控制传输晶体管的导通或关断，以及通过位线写入或读出存储数据。对于一个静态随机存储器的6管存储单元，在其进行读操作时，可能因为工艺偏差导致存储单元的传输晶体管和下拉晶体管电流能力不平衡(下拉晶体管电流能力明显弱于传输晶体管)，导致存储单元中内部节点所存储的数据在读操作或伪读操作时发生读翻转。在业界，解决读翻转的方法为通过增加下字线驱动(WLUD，Word Line UnderDrive)读辅助电路降低字线开启时的电压。

现有技术公开的一种下字线驱动读辅助电路结构如图1所示，通过增加接地的PMOS管(PMOS)进行字线分压，利用读辅助使能信号RA_0、RA_1控制PMOS管的栅极实现将字线电压拉低的功能。其缺陷在于，请参考图2，随着存储器的存储容量增加，存储器中的字线总数也会随之增长，若每条字线都需要下字线驱动读辅助电路，所需PMOS管个数多，版图尺寸大；此外，由于PMOS衬底与源极电位不同，power tap和源极走线不能共用，版图的尺寸及布线复杂度也会增加。

因此，需要提出一种可以减少器件数量、节约版图面积和简化版图布线的方案。

发明内容

本发明的目的在于提供一种下字线驱动读辅助电路和版图设计，用于解决现有技术中器件数量众多，版图尺寸大且布线复杂的问题。

为了解决上述技术问题，本发明提出一种下字线驱动读辅助电路，用于拉低存储器选中的字线的电压，所述下字线驱动读辅助电路包括：

字线驱动控制子模块，其被配置为基于所述存储器的字线产生对应的字线信号；

字线分压子模块，其被配置为拉低第一字线信号的电压；

其中，所述第一字线信号为所述存储器选中的字线对应的字线信号，所述字线信号的数量、所述字线的数量相同，每两个所述字线间至少连接有一个所述字线分压子模块，每个所述字线分压子模块分别通过一第一控制信号控制通断。

可选地，所述字线分压子模块包括：

第一组分压晶体管以及第二组分压晶体管，所述第一组分压晶体管以及所述第二组分压晶体管均具有分压输入端、分压输出端以及分压控制端；

所述第一组分压晶体管的分压输入端与一个所述字线连接；

所述第二组分压晶体管的分压输入端与另一个所述字线连接；

所述第一组分压晶体管的分压输出端与所述第二组分压晶体管的输出端连接；

所述第一组分压晶体管的分压控制端以及所述第二组分压晶体管的分压控制端均与所述第一控制信号连接；

所述第一控制信号用于控制所述第一组分压晶体管以及所述第二组分压晶体管的导通和关闭。