[发明专利]LDMOS晶体管及其制备方法

说明书

本发明提供一种LDMOS晶体管及制备方法，该晶体管包括：形成有第一掺杂类型的掺杂区的半导体衬底，第一掺杂类型的掺杂区内形成有掺杂类型相反的第一掺杂类型的阱区及第二掺杂类型的阱区；位于第二掺杂类型的阱区内的源区及位于第一掺杂类型的阱区内的漏区；位于源区与漏区之间的STI结构，STI结构包括形成于浅沟槽中的叠层结构，叠层结构包括交替层叠的绝缘材料层及铁电材料层；位于半导体衬底上的栅极，栅极的一侧延伸至源区上方，另一侧延伸至STI结构的上方；与栅极及所述叠层结构最上层的绝缘材料层连接的接触孔；与接触孔电连接的金属层。本发明的LDMOS晶体管实现了在提高LDMOS晶体管器件击穿电压BV的同时有效降低了其导通电阻Ron。

技术领域

本发明涉及双扩散金属氧化物半导体领域(DMOS)，特别是涉及一种LDMOS晶体管及其制备方法。

背景技术

在功率器件应用中，由于DMOS(double-diffused metal-oxide-semiconductor)技术采用垂直器件结构(如垂直NPN双极晶体管)，因此具有很多优点，包括高电流驱动能力、低导通电阻Ron和高击穿电压BV等。DMOS晶体管主要有两种类型，垂直双扩散金属氧化物半导体场效应晶体管VDMOS和横向双扩散金属氧化物半导体场效应晶体管LDMOS。与常见的场效应晶体管相比，LDMOS晶体管在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显，同时LDMOS晶体管与CMOS工艺很容易兼容，因此被广泛采用。

在LDMOS晶体管器件中，击穿电压BV(breakdown voltage)是衡量器件性能的一个很重要的指标。目前为了增强常规LDMOS晶体管器件的击穿电压，一般通过增大漂移区的STI(shallow trench isolation，浅沟槽隔离)结构的长度来实现，但是增加STI的长度，会导致器件Ron(导通电阻)的迅速增加，同时也不利于器件的小型化，所以通过在漂移区设置STI结构会带来LDMOS晶体管器件高击穿电压与低的导通电阻性能要求之间的矛盾。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种LDMOS晶体管及其制备方法，用于解决现有技术中LDMOS晶体管器件采用在漂移区设置STI结构以提高击穿电压时，会带来LDMOS晶体管器件高击穿电压与低的导通电阻性能要求之间的矛盾等的问题。

为实现上述目的及其他相关目的，本发明提供一种LDMOS晶体管，所述LDMOS晶体管包括：

半导体衬底，所述半导体衬底的上部形成有第一掺杂类型的掺杂区，所述第一掺杂类型的掺杂区内形成有掺杂类型相反的第一掺杂类型的阱区及第二掺杂类型的阱区；

位于所述第二掺杂类型的阱区内的源区及位于所述第一掺杂类型的阱区内的漏区；

位于所述源区与所述漏区之间的STI结构，所述STI结构包括形成于浅沟槽中的叠层结构，所述叠层结构包括交替层叠的绝缘材料层及铁电材料层，且所述叠层结构的最下层及最上层为所述绝缘材料层；

位于所述半导体衬底上的栅极，所述栅极的一侧延伸至所述源区上方，另一侧延伸至所述STI结构的上方；

与所述栅极及所述叠层结构最上层的所述绝缘材料层连接的接触孔；

与所述接触孔电连接的金属层。

可选地，所述铁电材料层的材料包括掺铝和/或锆的氧化铪基铁电材料。

可选地，所述浅沟槽的深度介于之间，所述叠层结构中最下层所述铁电材料层的底壁与所述浅沟槽的底部之间的距离介于之间。

可选地，所述叠层结构包括N层所述铁电材料层，N≤3，每层所述铁电材料层的厚度介于之间，相邻两层所述铁电材料层的距离介于之间。