[发明专利]初始控制电压产生电路

说明书

一种初始控制电压产生电路，包括：预充电电路以及低通滤波器，预充电电路包括：分压电路以及开关电路，分压电路，包括第一分压单元和第二分压单元；第一分压单元的第一端输入电源电压、第二端与第二分压单元的第一端耦接；第二分压单元的第一端与开关电路的第一端耦接、第二端接地；第二分压单元包括一PMOS管以及一NMOS管，且PMOS管与NMOS管串联组成等效二极管电路；开关电路，控制端输入第一开关信号；低通滤波器的输出端与压控振荡器耦接，包括电容；电容在开关电路导通时充电，在充电完成时低通滤波器的输出端输出初始控制电压。上述方案能够减少工艺、电源电压和环境温度对VCO初始频率的影响。

技术领域

本发明涉及电路技术领域，尤其涉及一种初始控制电压产生电路。

背景技术

锁相环电路(Phase-locked loops，PLL)能够将电路输出的时钟信号与其外部的参考时钟信号保持同步。PLL启动时，压控振荡器(Voltage Controlled Oscillator，VCO)首先需要震荡在合适的初始频率，才能使PLL环路上的各个模块正常工作，继而使PLL逐渐进入相位锁定状态。VCO初始频率过高或者过低，都会使PLL无法进入锁定状态。由于VCO的频率受其输入电压控制，所以，PLL启动时，需要给VCO提供一个初始控制电压，使VCO具有一个合适的初始频率。

然而，VCO的初始控制电压受制造工艺、电源电压和环境温度的影响较大，导致VCO的初始频率可能偏高或偏低，进而导致PLL无法进入锁定状态，或者PLL需要较长时间才能够进入锁定状态。

发明内容

本发明实施例解决的是如何减少制造工艺、电源电压和环境温度对VCO初始频率的影响。

为解决上述技术问题，本发明实施例提供一种初始控制电压产生电路，包括：预充电电路以及低通滤波器，其中：所述预充电电路的输出端与所述低通滤波器的输入端耦接，适于为所述低通滤波器中的电容充电；所述预充电电路包括：分压电路以及开关电路，其中：所述分压电路，包括第一分压单元和第二分压单元；所述第一分压单元的第一端输入预设的电源电压，所述第一分压单元的第二端与所述第二分压单元的第一端耦接；所述第二分压单元的第一端为所述分压电路的电压输出端且与所述开关电路的第一端耦接，所述第二分压单元的第二端接地；所述第二分压单元包括一PMOS管以及一NMOS管，且所述PMOS管与所述NMOS管串联组成等效二极管电路；所述开关电路，其第二端为所述预充电电路的输出端，其控制端输入第一开关信号；所述低通滤波器的输出端与压控振荡器耦接，包括电容；所述电容在所述开关电路导通时充电，在充电完成时所述低通滤波器的输出端输出所述初始控制电压。

可选的，所述第二分压单元包括：第一PMOS管以及第一NMOS管，其中：所述第一PMOS管，其源极与所述第二分压单元的第一端耦接，其漏极与其栅极耦接并与所述第一NMOS管的漏极、所述第一NMOS管的栅极均耦接，其栅极与所述第一NMOS管的栅极耦接；所述第一NMOS管，其栅极与其漏极耦接，其源极接地。

可选的，所述第二分压单元包括：第一PMOS管以及第一NMOS管，其中：所述第一NMOS管，其漏极与所述第二分压单元的第一端耦接，其源极与所述第一PMOS管的源极耦接，其栅极与其漏极耦接；所述第一PMOS管，其栅极与其漏极耦接，其漏极接地。

可选的，所述第一分压单元包括：第二PMOS管以及第一电阻，其中：所述第二PMOS管，源极与所述第一分压单元的第一端耦接，栅极输入控制其开关的第二开关信号，漏极与所述第一电阻的第一端耦接；所述第一开关信号与所述第二开关信号反相；所述第一电阻，第二端与所述第一分压单元的第二端耦接。

可选的，所述第一分压单元包括：电流源电路；所述电流源电路的第一端与所述第一分压单元的第一端耦接，其第二端与所述第一分压单元的第二端耦接。

可选的，所述开关电路包括：第二NMOS管；所述第二NMOS管的漏极与所述第二分压单元的第一端耦接，其栅极输入所述第一开关信号，其源极与所述低通滤波器的输入端耦接。