[发明专利]串行闪存及其地址控制方法

说明书

本发明公开了一种串行闪存，包括：存储阵列，行译码器、列译码器、控制模块和SPI接口。控制模块还包括行使能信号。当读取到SPI地址信号中的SPI行地址的最后一位时，控制模块使行使能信号使能，行使能信号使串行闪存的内部地址的内部行地址有效并使行译码器译码并选定内部行地址。本发明还提供一种串行闪存的地址控制方法。本发明能放松对行地址的时序要求，能减少行译码器的面积，还能减少行驱动电路的面积。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种串行闪存。本发明还涉及串行闪存的地址控制方法。

背景技术

如图1所示是现有串行闪存的存储单元的结构图；如图2所示，是现有串行闪存的存储陈列图；如图3所示，是现有串行闪存的结构示意图；如图4所示，是现有串行闪存在读取操作时的地址传输的时序图；现有串行闪存201包括：存储阵列102，行译码器204、列译码器205、控制模块203和串行外设接口(SerialPeripheral Interface，SPI)即SPI接口202。

通常，所述存储阵列102的存储单元101的排列结构为NOR型。

各所述存储单元101都包括栅极结构、源区6、漏区7和沟道区，所述沟道区位于所述源区6和所述漏区7之间且被所述栅极结构覆盖。

所述栅极结构包括形成于半导体衬底1表面的第一栅介质层2、浮栅3、第二栅介质层4和多晶硅控制栅5的叠加结构。通常，在所述栅极结构的侧面还形成有侧墙8。所述浮栅3通常为多晶硅浮栅，用于存储信息。当在所述多晶硅浮栅中存储有电子时，所述存储单元101的阈值电压会升高，读取时所述存储单元101会截止，使得对应的位线为高电位，这时存储的信息为1，信息1可以通过编程注入电子实现。当在所述多晶硅浮栅中未存储电子时，所述存储单元101的阈值电压会降低，读取时所述存储单元101会导通，使得对应的位线为低电位，这时存储的信息为0，信息0为擦除后对应的状态。所述第一栅介质层2通常采用氧化层。所述第二栅介质层4采用氧化层或者采用氧化层、氮化层和氧化层的叠加层即ONO层。所述半导体衬底1通常采用硅衬底。所述侧墙8的材料采用氧化层或者氮化层。

同一行的所述存储单元101的所述多晶硅控制栅5都连接到同一行的字线(WL)，同一列的所述存储单元101的所述漏区7都连接到同一列的位线(BL)。各所述存储单元101的源区6都连接到源极线SL。图2中显示了j条字线，分别用WL1，WL2直至WLj表示；显示了i条位线，分别用BL1，BL2直至BLi表示。

所述存储阵列102分成多个扇区，所述存储单元101的地址由扇区地址、行地址和列地址确定。

所述串行闪存201还包括行驱动电路207，所述行驱动电路207在行译码过程中实现对行信号的驱动。

所述控制模块203包括读使能信号REN。在读取过程中，当读取到SPI地址信号的一个字长的地址时，所述控制模块203使所述读使能信号REN使能，使所述内部地址有效并开始读取，所述内部地址有效时，所述内部地址经过所述控制模块203分别传输到所述行译码器204中进行行译码以及传输到所述列译码器205中进行列译码。通常，所述字长包括16位(x16)、32位(x16)、64位(x16)或128位(x128)。图4中，SPI地址信号的一个字长的地址对应的位为A_n，可以看出，当传输到An时，所述读使能信号REN会上升到高电平，在所述读使能信号REN的上升沿处，所述内部地址会从无效变为有效，图4中，所述内部地址无效用叉号表示，所述内部地址有效用Valid表示。

如图3所示，所述串行闪存201还包括读出电路206，所述读出电路206包括灵敏放大器(SA)，用于放大所读取的位线的信号。最后将读取的数据传输给所述控制模块203，所述控制模块203再讲数据传输给所述SPI接口202。