[发明专利]DDR5客户端PMIC上电序列和状态转变

权利要求书

1.一种装置，包括：

多个寄存器，所述多个寄存器中的一个寄存器是被配置为控制进入低功率状态的功率状态进入寄存器；以及

主机接口，所述主机接口包括多个引脚，所述多个引脚中的一个引脚是使能引脚，其中，(i)所述装置被配置为响应于(a)将所述功率状态进入寄存器设置为第一值、并且(b)向所述使能引脚提供具有第一电平的信号而进入所述低功率状态，(ii)所述装置被配置为响应于向所述使能引脚提供具有第二电平的所述信号而退出所述低功率状态，(iii)所述装置在退出所述低功率状态之后进入空闲状态，(iv)所述低功率状态比所述空闲状态消耗更少的功率，并且(v)所述使能引脚被实现为被配置为控制多个稳压器的状态的输入。

2.根据权利要求1所述的装置，其中，(i)所述低功率状态以25μA电流操作，并且(ii)所述空闲状态以100μA电流操作。

3.根据权利要求1所述的装置，其中，所述装置实现用于无缓冲双倍数据速率第五代存储器模块的功率管理集成电路。

4.根据权利要求1所述的装置，其中，(i)在所述低功率状态下，所述装置适于在(a)所述多个稳压器关断、(b)禁用对总线的访问、并且(c)在非易失性存储器中存储有所述多个寄存器中的三个寄存器的值的情况下操作；(ii)在所述空闲状态下，所述装置适于在(a)所述多个稳压器在0A负载下接通、并且(b)启用对所述总线的访问的情况下操作；以及(iii)所述多个寄存器中的所述三个寄存器之一是所述功率状态进入寄存器。

5.根据权利要求4所述的装置，其中，所述总线是I²C总线或I3C总线中的至少一种。

6.根据权利要求4所述的装置，其中，所述多个稳压器包括开关输出稳压器和低压差稳压器。

7.根据权利要求1所述的装置，还被配置为当所述装置在(a)安全操作模式和(b)编程操作模式中操作时，进入和退出所述低功率状态。

8.根据权利要求7所述的装置，其中，(a)所述多个引脚中的一个引脚是功率良好引脚，并且(b)所述装置被配置为：当所述装置处于所述低功率状态时，当处于所述编程操作模式时，使所述功率良好引脚具有双向操作。

9.根据权利要求1所述的装置，其中，所述功率状态进入寄存器被配置为：(a)默认以第二值初始化、并且(b)响应于来自主机控制器的命令而变成所述第一值。

10.根据权利要求9所述的装置，其中，当所述功率状态进入寄存器具有所述第二值时，所述装置不进入所述低功率状态。

11.根据权利要求1所述的装置，其中，所述使能引脚可操作以接收VR_EN信号。

12.根据权利要求1所述的装置，其中，所述装置实现用于缓冲双倍数据速率第五代存储器模块的功率管理集成电路。

13.根据权利要求1所述的装置，其中，所述装置实现用于寄存式双倍数据速率第五代存储器模块的功率管理集成电路。

14.根据权利要求1所述的装置，其中，所述装置被配置为：将所述使能引脚与所述功率状态进入寄存器组合地重复使用，来控制所述低功率状态的所述进入以及从所述低功率状态的所述退出。

15.根据权利要求1所述的装置，其中，使用所述使能引脚来(i)控制所述低功率状态的所述进入和从所述低功率状态的所述退出、以及(ii)控制所述多个稳压器的状态，使得能够在不增加所述多个引脚的数目的情况下实现所述装置。