[发明专利]DDR5客户端PMIC上电序列和状态转变

说明书

一种装置包括多个寄存器和包括多个引脚的主机接口。所述多个寄存器中的一个寄存器可以是功率状态进入寄存器，所述功率状态进入寄存器被配置为控制进入低功率状态。所述多个引脚中的一个引脚可以是使能引脚。所述装置可以被配置为响应于将所述功率状态进入寄存器设置为第一值并且向所述使能引脚提供具有第一电平的信号而进入所述低功率状态。所述装置可以被配置为响应于向所述使能引脚提供具有第二电平的所述信号而退出所述低功率状态。在退出所述低功率状态之后，所述装置可以进入空闲状态。所述低功率状态可以比所述空闲状态消耗更少的功率。所述使能引脚被实现为被配置为控制多个稳压器的状态的输入。

本申请涉及2019年6月28日提交的第62/868,019号美国临时申请，该申请以引用的方式全部并入本文。

技术领域

本发明总体上涉及计算机存储器，更具体地涉及用于实现DDR5客户端PMIC上电序列和状态转变的方法和/或装置。

背景技术

消费者正在寻求减少计算设备的功耗。随着计算设备变得更加便携，电耗对于确保长电池寿命变得越来越重要。尤其是膝上型计算机、笔记本计算机和上网本计算机之类的便携式计算设备在某些状态下具有严格的电流要求。需要优化计算设备的每个组件以减少电耗。

DDR5 SODIMM/UDIMM实现了各种功率状态，以最大程度地降低电耗。功率状态(或P-状态)是设置组件的速度和电耗的电压-频率对。当操作电压较低时，电耗可能较低。通常，当在较高的P-状态下操作时，电耗较低。

功率管理集成电路(PMIC)可以控制DDR5 SODIMM/UDIMM的功率状态。然而，为了保持功率管理集成电路的小封装尺寸，会限制可用引脚的数目。DDR5客户端PMIC和SODIMM/UDIMM仅具有一个用于控制功率状态的引脚。用于DDR5客户端PMIC和SODIMM/UDIMM的常规PMIC在不需要额外引脚的情况下不允许从特定功率状态(即，P1状态和P3a状态)无缝转变。

希望实现DDR5客户端PMIC上电序列和状态转变。

发明内容

本发明涉及一种装置，该装置包括多个寄存器和包括多个引脚的主机接口。该多个寄存器中的一个寄存器可以是被配置为控制进入低功率状态的功率状态进入寄存器。该多个引脚中的一个引脚可以是使能引脚。该装置可以被配置为响应于将功率状态进入寄存器设置为第一值并且向使能引脚提供具有第一电平的信号而进入低功率状态。该装置可以被配置为响应于向使能引脚提供具有第二电平的信号而退出低功率状态。在退出低功率状态之后，该装置可以进入空闲状态。低功率状态可以比空闲状态消耗更少的功率。使能引脚被实现为被配置为控制多个稳压器的状态的输入。

附图说明

通过以下详细描述以及所附权利要求书和附图，本发明的实施例将变得显而易见。

图1是图示了无缓冲存储器模块的示例实施例的图。

图2是图示了图1的存储器模块的框图。

图3是图示了缓冲存储器模块的示例实施例的图。

图4是图示了图3的存储器模块的框图。

图5是图示了功率管理集成电路的引脚分配图的图。

图6是图示了主机存储器控制器和存储器模块之间的I²C/I³C总线的图。

图7是图示了进入和退出静态功率状态的状态图。

图8是图示了当在VIN_BULK斜升之后VR_EN引脚为高且无总线命令的情况下的上电序列的定时图。

图9是图示了当在VIN_BULK斜升之前VR_EN引脚为高且无总线命令的情况下的上电序列的定时图。