[发明专利]存储电路、驱动芯片和显示装置有效
| 申请号： | 202010622721.1 | 申请日： | 2020-06-30 |
| 公开（公告）号： | CN111681689B | 公开（公告）日： | 2022-05-06 |
| 发明（设计）人： | 张钰磊;秦木金;徐再望 | 申请（专利权）人： | 芯颖科技有限公司 |
| 主分类号： | G11C8/12 | 分类号： | G11C8/12;G09G3/20 |
| 代理公司： | 北京超凡宏宇专利代理事务所(特殊普通合伙) 11463 | 代理人： | 范彦扬 |
| 地址： | 200335 上海*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 存储 电路 驱动 芯片 显示装置 | ||
1.一种存储电路，其特征在于，包括存储模块和使能模块，所述使能模块包括控制单元和使能单元，所述控制单元与所述使能单元电连接，所述使能单元与所述存储模块电连接；
所述存储模块包括多个闲置存储模块，所述闲置存储模块为不需要使用的存储模块；
所述控制单元用于获取第一时钟信号和第二时钟信号；
与所述多个闲置存储模块对应的多个控制单元用于依据所述第一时钟信号和所述第二时钟信号译码出闲置触发信号，并将所述闲置触发信号提供至对应的使能单元；
与所述多个闲置存储模块对应的多个使能单元用于依据所述闲置触发信号同时向所述多个闲置存储模块发送使能信号；
所述多个闲置存储模块用于依据所述使能信号同时获取闲置数据；
与所述多个闲置存储模块对应的多个控制单元用于在所述第一时钟信号和所述第二时钟信号同时出现上升沿时刻开始，至所述第一时钟信号和所述第二时钟信号中后出现下降沿时刻结束的时间段，产生所述闲置触发信号。
2.如权利要求1所述的存储电路，其特征在于，所述存储模块还包括多个使用存储模块，所述使用存储模块为需要使用的存储模块；
所述控制单元还用于获取使能触发信号；
与所述多个使用存储模块对应的多个控制单元用于将所述使能触发信号发送至对应的使能单元；
所述使能单元用于获取所述第二时钟信号；
与所述多个使用存储模块对应的多个使能单元用于依据所述使能触发信号和所述第二时钟信号依次向所述多个使用存储模块发送使能信号；
所述多个使用存储模块用于依据所述使能信号依次获取正常数据。
3.如权利要求1所述的存储电路，其特征在于，所述存储模块为寄存器和锁存器中的一种。
4.如权利要求1所述的存储电路，其特征在于，所述使能单元为锁存器。
5.如权利要求1所述的存储电路，其特征在于，所述控制单元为组合逻辑模块。
6.一种驱动芯片，其特征在于，包括存储电路，所述存储电路包括存储模块和使能模块，所述使能模块包括控制单元和使能单元，所述控制单元与所述使能单元电连接，所述使能单元与存储模块电连接；
所述存储模块包括多个闲置存储模块，所述闲置存储模块为不需要使用的存储模块；
所述控制单元用于获取第一时钟信号和第二时钟信号；
与所述多个闲置存储模块对应的多个控制单元用于依据所述第一时钟信号和所述第二时钟信号译码出闲置触发信号，并将所述闲置触发信号提供至对应的使能单元；
与所述多个闲置存储模块对应的多个使能单元用于依据所述闲置触发信号同时向所述多个闲置存储模块发送使能信号；
所述多个闲置存储模块用于依据所述使能信号同时获取闲置数据；
与所述多个闲置存储模块对应的多个控制单元用于在所述第一时钟信号和所述第二时钟信号同时出现上升沿时刻开始，至所述第一时钟信号和所述第二时钟信号中后出现下降沿时刻结束的时间段，产生所述闲置触发信号。
7.如权利要求6所述的驱动芯片，其特征在于，所述存储模块还包括多个使用存储模块，所述使用存储模块为需要使用的存储模块；
所述控制单元还用于获取使能触发信号；
与所述多个使用存储模块对应的多个控制单元用于将所述使能触发信号发送至对应的使能单元；
所述使能单元用于获取所述第二时钟信号；
与所述多个使用存储模块对应的多个使能单元用于依据所述使能触发信号和所述第二时钟信号依次向所述多个使用存储模块发送使能信号；
所述多个使用存储模块用于依据所述使能信号依次获取正常数据。
8.一种显示装置，其特征在于，包括权利要求6-7任意一项所述的驱动芯片。
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