[发明专利]一种FPGA多区域动态参数时序驱动设计方法

说明书

本发明实施例提供了一种现场可编程门阵列芯片时序设计方法，该方法包括：将现场可编程门阵列芯片的电路图，划为若干局部区域；测量各局部区域的时序性能，提取时序参数；至少根据各局部区域的范围及其时序参数，建立现场可编程门阵列芯片时序模型；基于芯片时序模型，利用时序引擎进行现场可编程门阵列芯片的布局、布线。该方法建立的现场可编程门阵列芯片时序模型更加精准，进而减少芯片的设计时序与实际运行的时序的误差。

技术领域

本发明涉及现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)芯片的设计技术领域，尤其涉及一种FPGA多区域动态参数时序驱动设计方法。

背景技术

FPGA，现场可编程逻辑门阵列(Field Programmable Gate Array)是由许多的逻辑单元构成的逻辑器件，在制造后，可以根据所需的应用程序或功能要求对FPGA重新编程。在当前FPGA芯片设计中，FPGA芯片由时钟树供电，而时钟树是一个树状网络，存在着电压降的问题，所以在芯片的不同区域电压有着微小的差异，这就导致芯片的时序模型与实际运行状态并不精确匹配。

因此,需要一种新的FPGA芯片时序驱动设计方法。

发明内容

本发明的实施例提供一种现场可编程逻辑门阵列多区域动态参数时序驱动设计方法，该方法通过将现场可编程门阵列芯片划分区域，根据不同区域的测量时序性能，建立时序模型，使得该时序模型更加符合芯片实际运行时的实际时序状态，进而使基于该时序模型设计的PFGA芯片的时序更加精确。

本发明为解决上述技术问题采用的技术方案为，一种现场可编程门阵列芯片时序设计方法，所述方法包括：

获得现场可编程门阵列芯片电路图；

将现场可编程门阵列芯片电路图，划分为若干局部区域；

测量各局部区域的时序性能，提取各局部区域的时序参数。

至少根据各局部区域的划分范围及其时序参数，建立现场可编程门阵列芯片时序模型。

基于所述现场可编程门阵列芯片时序模型，利用时序驱动引擎进行现场可编程门阵列芯片的布局、布线。

优选地，所述现场可编程门阵列芯片电路图，包括硬件设计语言描述的现场可编程门阵列芯片设计图或原理图，所述硬件设计语言至少包括Verilog语言、VHDL语言。

优选地，所述时序参数包括所述局部区域中路径的延迟时间。

优选地，其中，所述测量各所述局部区域中的时序性能，提取时序参数，包括，基于一种现场可编程门阵列芯片的原型，测量各所述局部区域中的时序性能，并提取时序参数。

优选地，所述测量各所述局部区域中的时序性能，提取时序参数，包括，基于模拟仿真计算，估计各所述局部区域中的时序性能，并提取时序参数。

优选地，基于所述芯片时序模型，利用时序引擎进行现场可编程门阵列芯片的布局、布线，包括，根据现场可编程门阵列各局部区域的时序参数，和用户模块的运行速度需求，确定现场可编程门阵列芯片用户模块的布局区域。

优选地，基于所述芯片时序模型，利用时序引擎进行现场可编程门阵列芯片的布局、布线，包括，根据现场可编程门阵列各局部区域的时序参数，和用户模块的功耗需求，确定现场可编程门阵列芯片用户模块的布局区域。

优选地，所述现场可编程门阵列芯片时序设计方法基于电子设计自动化工具。

优选地，所述电子设计自动化工具包括，Fuxi电子设计自动化工具。

本发明实施例提供的一种现场可编程逻辑门阵列多区域动态参数时序驱动设计方法，具有以下的优点：